JPH05313892A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05313892A JPH05313892A JP11939192A JP11939192A JPH05313892A JP H05313892 A JPH05313892 A JP H05313892A JP 11939192 A JP11939192 A JP 11939192A JP 11939192 A JP11939192 A JP 11939192A JP H05313892 A JPH05313892 A JP H05313892A
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- JP
- Japan
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- address
- operand
- address mode
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Abstract
(57)【要約】
【目的】実効アドレスの物理アドレスへの変換過程に、
複数のアドレスモードをサポートする情報処理装置で、
重複を許可する可変長オペランド命令の実行を高速に行
なう。 【構成】アドレスモード生成回路１は、実効アドレスの
物理変換方法を示すアドレスモードを生成する。実効ア
ドレス生成回路２は、実効アドレスを生成する。制御記
憶３は、命令のメモリへのリクエストを制御する。アド
レスモード一致検出手段４は、アドレスモードの一致を
検出する。アドレスモード一致テスト手段５は、アドレ
スモード一致検出手段４により検出された出力をテスト
する。重複検出手段６は、オペランドの重複を検出す
る。重複テスト手段７は、重複検出手段６の出力をテス
トする。
複数のアドレスモードをサポートする情報処理装置で、
重複を許可する可変長オペランド命令の実行を高速に行
なう。 【構成】アドレスモード生成回路１は、実効アドレスの
物理変換方法を示すアドレスモードを生成する。実効ア
ドレス生成回路２は、実効アドレスを生成する。制御記
憶３は、命令のメモリへのリクエストを制御する。アド
レスモード一致検出手段４は、アドレスモードの一致を
検出する。アドレスモード一致テスト手段５は、アドレ
スモード一致検出手段４により検出された出力をテスト
する。重複検出手段６は、オペランドの重複を検出す
る。重複テスト手段７は、重複検出手段６の出力をテス
トする。
Description
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、オペランドの重複を許可する可変長オペランド命
令の制御を行なう情報処理装置に関する。
特に、オペランドの重複を許可する可変長オペランド命
令の制御を行なう情報処理装置に関する。
【０００２】
【従来の技術】従来の情報処理装置は、実効アドレスの
物理アドレスへの変換過程で変換方法の異なる複数のア
ドレスモードをサポートし、可変長のソース及びディス
ティネーションの２つのオペランドデータを有し、ソー
スオペランドデータを示す実効アドレスのアドレスモー
ドとディスティネーションオペランドデータを示す実効
アドレスのアドレスモードとの一致時にのみ、オペラン
ドの重複を許可する命令の実行時に重複が存在するため
に、ソースオペランドのアドレスモードとディスティネ
ーションオペランドのアドレスモードとの一致時にの
み、重複の検出を有効として制御記憶へ通知し、該通知
により制御記憶のシーケンスを重複有りと重複無しとの
各々の制御ルーチンに分け、メモリへのリクエスト制御
を行なう。
物理アドレスへの変換過程で変換方法の異なる複数のア
ドレスモードをサポートし、可変長のソース及びディス
ティネーションの２つのオペランドデータを有し、ソー
スオペランドデータを示す実効アドレスのアドレスモー
ドとディスティネーションオペランドデータを示す実効
アドレスのアドレスモードとの一致時にのみ、オペラン
ドの重複を許可する命令の実行時に重複が存在するため
に、ソースオペランドのアドレスモードとディスティネ
ーションオペランドのアドレスモードとの一致時にの
み、重複の検出を有効として制御記憶へ通知し、該通知
により制御記憶のシーケンスを重複有りと重複無しとの
各々の制御ルーチンに分け、メモリへのリクエスト制御
を行なう。
【０００３】図３は、従来の情報処理装置の動作の一例
を示すタイムチャートである。図３は、従来の情報処理
装置について、アドレスモードの一致検出及び重複検出
の確定のタイミングの例を示している。図３に示すよう
に、Ｔ2 のタイミングで、ソースオペランドとディステ
ィネーションオペランドとのアドレスモードの一致また
は不一致が確定し、更にＴ5 のタイミングで、重複検出
が確定する。そして、上述したＴ5 のタイミングで、ア
ドレスモードの一致または不一致及び重複検出結果によ
って制御記憶のシーケンスを変更し、Ｔ6 のタイミング
よりシーケンスを分けて制御を行なっていた。
を示すタイムチャートである。図３は、従来の情報処理
装置について、アドレスモードの一致検出及び重複検出
の確定のタイミングの例を示している。図３に示すよう
に、Ｔ2 のタイミングで、ソースオペランドとディステ
ィネーションオペランドとのアドレスモードの一致また
は不一致が確定し、更にＴ5 のタイミングで、重複検出
が確定する。そして、上述したＴ5 のタイミングで、ア
ドレスモードの一致または不一致及び重複検出結果によ
って制御記憶のシーケンスを変更し、Ｔ6 のタイミング
よりシーケンスを分けて制御を行なっていた。
【０００４】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、アドレスモードの不一致の検出が早期に確定
しても、重複検出回路による重複の検出が確定するまで
は、制御記憶のシーケンスの変更を行なえないために、
性能の低下をまねいてしまうという欠点を有している。
理装置は、アドレスモードの不一致の検出が早期に確定
しても、重複検出回路による重複の検出が確定するまで
は、制御記憶のシーケンスの変更を行なえないために、
性能の低下をまねいてしまうという欠点を有している。
【０００５】
【課題を解決するための手段】本発明の情報処理装置
は、実効アドレスの物理アドレスへの変換過程で変換方
法の異なる複数のアドレスモードをサポートし、実効ア
ドレスを生成する実効アドレス生成回路とアドレスモー
ド生成回路とを有し、可変長のソースオペランド及びデ
ィスティネーションオペランドの２つのオペランドデー
タを有して、オペランドの重複を許可する可変長命令の
実行可能な情報処理装置において、メモリへのアクセス
要求を制御する制御記憶と、可変長命令のソースオペラ
ンドの実効アドレスに対するアドレスモードをディステ
ィネーションオペランドの実効アドレスに対するアドレ
スモードに比較して不一致（一致）を検出するアドレス
モード一致検出手段と、前記アドレスモード一致検出手
段により検出されたアドレスモード一致信号を前記制御
記憶に通知し、ソースオペランドおよびディスティネー
ションオペランドの各実効アドレスのアドレスモードが
一致か不一致かにより、前記制御記憶のシーケンスを分
けるように制御を行なうアドレスモード一致テスト手段
と、可変長命令の実行時にソースオペランドおよびディ
スティネーションオペランドが重複しているか否かを検
出する重複検出手段と、前記重複検出手段により検出さ
れた重複信号を前記制御記憶へ通知して重複しているか
否かにより前記制御記憶のシーケンスを分けるように制
御を行なう重複テスト手段とを有して構成されている。
は、実効アドレスの物理アドレスへの変換過程で変換方
法の異なる複数のアドレスモードをサポートし、実効ア
ドレスを生成する実効アドレス生成回路とアドレスモー
ド生成回路とを有し、可変長のソースオペランド及びデ
ィスティネーションオペランドの２つのオペランドデー
タを有して、オペランドの重複を許可する可変長命令の
実行可能な情報処理装置において、メモリへのアクセス
要求を制御する制御記憶と、可変長命令のソースオペラ
ンドの実効アドレスに対するアドレスモードをディステ
ィネーションオペランドの実効アドレスに対するアドレ
スモードに比較して不一致（一致）を検出するアドレス
モード一致検出手段と、前記アドレスモード一致検出手
段により検出されたアドレスモード一致信号を前記制御
記憶に通知し、ソースオペランドおよびディスティネー
ションオペランドの各実効アドレスのアドレスモードが
一致か不一致かにより、前記制御記憶のシーケンスを分
けるように制御を行なうアドレスモード一致テスト手段
と、可変長命令の実行時にソースオペランドおよびディ
スティネーションオペランドが重複しているか否かを検
出する重複検出手段と、前記重複検出手段により検出さ
れた重複信号を前記制御記憶へ通知して重複しているか
否かにより前記制御記憶のシーケンスを分けるように制
御を行なう重複テスト手段とを有して構成されている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の情報処理装置の一実施例
を示すブロック図である。図２は、本実施例の情報処理
装置の動作の一例を示すタイムチャートである。
て説明する。図１は、本発明の情報処理装置の一実施例
を示すブロック図である。図２は、本実施例の情報処理
装置の動作の一例を示すタイムチャートである。
【０００７】図１に示すように、アドレスモード生成回
路１は、実効アドレス生成回路２で生成される実効アド
レスの、物理アドレスへの変換の方法を示すアドレスモ
ードを生成する回路である。実効アドレス生成回路２
は、実効アドレスの生成を行なう。制御記憶３は、メモ
リへのリクエスト制御を行なう。
路１は、実効アドレス生成回路２で生成される実効アド
レスの、物理アドレスへの変換の方法を示すアドレスモ
ードを生成する回路である。実効アドレス生成回路２
は、実効アドレスの生成を行なう。制御記憶３は、メモ
リへのリクエスト制御を行なう。
【０００８】アドレスモード一致検出手段４は、２つの
オペランドを有する可変長命令の実行時に、ソースオペ
ランドとディスティネーションオペランドとの各アドレ
スモードをラッチして比較を行ない、一致（不一致）を
検出する検出手段である。
オペランドを有する可変長命令の実行時に、ソースオペ
ランドとディスティネーションオペランドとの各アドレ
スモードをラッチして比較を行ない、一致（不一致）を
検出する検出手段である。
【０００９】アドレスモード一致テスト手段５は、アド
レスモード一致検出手段４により検出されたアドレスモ
ードの一致を制御記憶３の指示によりテストし、制御記
憶３の制御シーケンスを切り換える手段である。
レスモード一致検出手段４により検出されたアドレスモ
ードの一致を制御記憶３の指示によりテストし、制御記
憶３の制御シーケンスを切り換える手段である。
【００１０】重複検出手段６は、２つのオペランドを有
する可変長命令の実行時に、ソースオペランドとディス
ティネーションオペランドとの重複を検出する手段であ
る。重複テスト手段７は、重複検出手段６により検出さ
れたオペランドデータの重複を制御記憶３の指示により
テストし、制御記憶３のシーケンスを切り換える手段で
ある。
する可変長命令の実行時に、ソースオペランドとディス
ティネーションオペランドとの重複を検出する手段であ
る。重複テスト手段７は、重複検出手段６により検出さ
れたオペランドデータの重複を制御記憶３の指示により
テストし、制御記憶３のシーケンスを切り換える手段で
ある。
【００１１】次に、本実施例の動作について図２を参照
して説明する。まず、２つのオペランドを有する可変長
命令の実行に際して、Ｔ0 のサイクルで、制御記憶３に
起動がかけられる。本タイミングで、実効アドレス生成
回路２は、ソースオペランドデータの実効アドレスを生
成し、また、アドレスモード生成回路１は、ソースオペ
ランドの実効アドレスのアドレスモードを生成する。
して説明する。まず、２つのオペランドを有する可変長
命令の実行に際して、Ｔ0 のサイクルで、制御記憶３に
起動がかけられる。本タイミングで、実効アドレス生成
回路２は、ソースオペランドデータの実効アドレスを生
成し、また、アドレスモード生成回路１は、ソースオペ
ランドの実効アドレスのアドレスモードを生成する。
【００１２】また、Ｔ1 のタイミングで、実効アドレス
生成回路２は、ディスティネーションオペランドデータ
の実効アドレスを生成し、アドレスモード生成回路１
は、ディスティネーションオペランドの実効アドレスの
アドレスモードを生成する。又、アドレスモード一致検
出手段４は、Ｔ0 のサイクルに生成されたソースオペラ
ンドの実効アドレスのアドレスモードをラッチする。
生成回路２は、ディスティネーションオペランドデータ
の実効アドレスを生成し、アドレスモード生成回路１
は、ディスティネーションオペランドの実効アドレスの
アドレスモードを生成する。又、アドレスモード一致検
出手段４は、Ｔ0 のサイクルに生成されたソースオペラ
ンドの実効アドレスのアドレスモードをラッチする。
【００１３】次に、Ｔ2 のタイミングで、Ｔ1 のタイミ
ングに生成されたディスティネーションオペランドの実
効アドレスのアドレスモードと、アドレスモード一致検
出手段４にてラッチされているソースオペランドの実効
アドレスのアドレスモードとをアドレスモード一致検出
手段にて比較し、ソースオペランドのアドレスモードと
ディスティネーションオペランドのアドレスモードとが
一致しているか否かを検出して結果をアドレスモード一
致テスト手段５に供給する。
ングに生成されたディスティネーションオペランドの実
効アドレスのアドレスモードと、アドレスモード一致検
出手段４にてラッチされているソースオペランドの実効
アドレスのアドレスモードとをアドレスモード一致検出
手段にて比較し、ソースオペランドのアドレスモードと
ディスティネーションオペランドのアドレスモードとが
一致しているか否かを検出して結果をアドレスモード一
致テスト手段５に供給する。
【００１４】アドレスモードの一致の可否を供給された
アドレスモード一致テスト手段５は、該信号のテストを
行なうか否かの指示を制御記憶３から受け、テスト有効
指示である場合には、アドレスモード一致信号をテスト
し、Ｔ3 のサイクルで、制御記憶３のシーケンスを切り
換える。
アドレスモード一致テスト手段５は、該信号のテストを
行なうか否かの指示を制御記憶３から受け、テスト有効
指示である場合には、アドレスモード一致信号をテスト
し、Ｔ3 のサイクルで、制御記憶３のシーケンスを切り
換える。
【００１５】以後、テストによって、アドレスモードが
不一致の場合には、重複はないために、重複のテストを
行なう必要はなく、制御記憶３のシーケンスは、重複無
しの処理を行なう。又、アドレスモード一致の場合に
は、Ｔ5 のサイクルで、重複検出手段６が検出したオペ
ランドの重複を重複テスト手段７がテストし、重複の有
無により、Ｔ6 のサイクル以後の制御記憶３のシーケン
スを切り換える。
不一致の場合には、重複はないために、重複のテストを
行なう必要はなく、制御記憶３のシーケンスは、重複無
しの処理を行なう。又、アドレスモード一致の場合に
は、Ｔ5 のサイクルで、重複検出手段６が検出したオペ
ランドの重複を重複テスト手段７がテストし、重複の有
無により、Ｔ6 のサイクル以後の制御記憶３のシーケン
スを切り換える。
【００１６】
【発明の効果】以上説明したように、本発明の情報処理
装置は、アドレスモードの一致（不一致）をテストして
制御記憶のシーケンスを分けるためのアドレスモード一
致検出手段とアドレスモード一致テスト手段とを設ける
ことにより、図２に示すように、アドレスモード不一致
側の制御記憶のシーケンスでは、図３に示すように必ず
重複のテストを行なった後に制御シーケンスを分ける制
御を行なう必要がなく、より高速に命令の処理を行なう
ことが可能となるという効果を有している。
装置は、アドレスモードの一致（不一致）をテストして
制御記憶のシーケンスを分けるためのアドレスモード一
致検出手段とアドレスモード一致テスト手段とを設ける
ことにより、図２に示すように、アドレスモード不一致
側の制御記憶のシーケンスでは、図３に示すように必ず
重複のテストを行なった後に制御シーケンスを分ける制
御を行なう必要がなく、より高速に命令の処理を行なう
ことが可能となるという効果を有している。
【図１】本発明の情報処理装置の一実施例を示すブロッ
ク図である。
ク図である。
【図２】本実施例の情報処理装置の動作の一例を示すタ
イムチャートである。
イムチャートである。
【図３】従来の情報処理装置の動作の一例を示すタイム
チャートである。
チャートである。
１ アドレスモード生成回路 ２ 実効アドレス生成回路 ３ 制御記憶 ４ アドレスモード一致検出手段 ５ アドレスモード一致テスト手段 ６ 重複検出手段 ７ 重複テスト手段
Claims (1)
- 【請求項１】 実効アドレスの物理アドレスへの変換過
程で変換方法の異なる複数のアドレスモードをサポート
し、実効アドレスを生成する実効アドレス生成回路とア
ドレスモード生成回路とを有し、可変長のソースオペラ
ンド及びディスティネーションオペランドの２つのオペ
ランドデータを有して、オペランドの重複を許可する可
変長命令の実行可能な情報処理装置において、メモリへ
のアクセス要求を制御する制御記憶と、可変長命令のソ
ースオペランドの実効アドレスに対するアドレスモード
をディスティネーションオペランドの実効アドレスに対
するアドレスモードに比較して不一致（一致）を検出す
るアドレスモード一致検出手段と、前記アドレスモード
一致検出手段により検出されたアドレスモード一致信号
を前記制御記憶に通知し、ソースオペランドおよびディ
スティネーションオペランドの各実効アドレスのアドレ
スモードが一致か不一致かにより、前記制御記憶のシー
ケンスを分けるように制御を行なうアドレスモード一致
テスト手段と、可変長命令の実行時にソースオペランド
およびディスティネーションオペランドが重複している
か否かを検出する重複検出手段と、前記重複検出手段に
より検出された重複信号を前記制御記憶へ通知して重複
しているか否かにより前記制御記憶のシーケンスを分け
るように制御を行なう重複テスト手段とを有することを
特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939192A JP3270107B2 (ja) | 1992-05-13 | 1992-05-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939192A JP3270107B2 (ja) | 1992-05-13 | 1992-05-13 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05313892A true JPH05313892A (ja) | 1993-11-26 |
| JP3270107B2 JP3270107B2 (ja) | 2002-04-02 |
Family
ID=14760346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11939192A Expired - Fee Related JP3270107B2 (ja) | 1992-05-13 | 1992-05-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3270107B2 (ja) |
-
1992
- 1992-05-13 JP JP11939192A patent/JP3270107B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3270107B2 (ja) | 2002-04-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |
|
| LAPS | Cancellation because of no payment of annual fees |