JPH05313891A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH05313891A JPH05313891A JP11939092A JP11939092A JPH05313891A JP H05313891 A JPH05313891 A JP H05313891A JP 11939092 A JP11939092 A JP 11939092A JP 11939092 A JP11939092 A JP 11939092A JP H05313891 A JPH05313891 A JP H05313891A
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Abstract
(57)【要約】
【目的】独立したベース空間と各々が独立した複数の拡
張アドレス空間とを有する情報処理装置で、重複を許可
する可変長オペランド命令の実行を高速に行なう。 【構成】実効アドレス生成手段１は、実効アドレスを生
成する。Ｅビット比較手段３は、重複を許可する可変長
命令の実行時に、ソース及びディスティネーションオペ
ランドの実効アドレスでアクセスする空間が、ベース空
間か拡張かを示すＥビットを比較する。Ｅビット一致テ
スト手段４は、Ｅビット比較手段３の出力結果をテスト
し、制御記憶２のシーケンスを分ける制御を行なう。重
複検出手段５は、オペランドの重複を検出する。重複テ
スト手段６は、重複検出手段５の出力結果をテストし、
制御記憶２のシーケンスを分ける制御を行なう。
張アドレス空間とを有する情報処理装置で、重複を許可
する可変長オペランド命令の実行を高速に行なう。 【構成】実効アドレス生成手段１は、実効アドレスを生
成する。Ｅビット比較手段３は、重複を許可する可変長
命令の実行時に、ソース及びディスティネーションオペ
ランドの実効アドレスでアクセスする空間が、ベース空
間か拡張かを示すＥビットを比較する。Ｅビット一致テ
スト手段４は、Ｅビット比較手段３の出力結果をテスト
し、制御記憶２のシーケンスを分ける制御を行なう。重
複検出手段５は、オペランドの重複を検出する。重複テ
スト手段６は、重複検出手段５の出力結果をテストし、
制御記憶２のシーケンスを分ける制御を行なう。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、情報処理装置に関し、
特に、オペランドの重複を許可する可変長オペランド命
令の制御を行なう情報処理装置に関する。
特に、オペランドの重複を許可する可変長オペランド命
令の制御を行なう情報処理装置に関する。
【０００２】
【従来の技術】生成された実効アドレスにてアクセスさ
れる仮想空間として独立した１個のベース空間と各々が
独立した複数の拡張空間とが存在し得る従来の情報処理
装置は、可変長のソース及びディスティネーションの２
つのオペランドの重複を許可する可変長命令の実効時
に、独立した同一空間内でのみオペランドの重複が存在
し得るために、ソース及びディスティネーションのオペ
ランドデータが共にベース空間あるいは共に同一のＥＳ
Ｎで示される拡張空間であった場合にのみ、オペランド
の重複の検出を有効として制御記憶へ通知し、該通知に
より制御記憶のシーケンスを重複有りと重複無しとの各
々の制御ルーチンに分けて、メモリへのリクエスト制御
を行なっている。
れる仮想空間として独立した１個のベース空間と各々が
独立した複数の拡張空間とが存在し得る従来の情報処理
装置は、可変長のソース及びディスティネーションの２
つのオペランドの重複を許可する可変長命令の実効時
に、独立した同一空間内でのみオペランドの重複が存在
し得るために、ソース及びディスティネーションのオペ
ランドデータが共にベース空間あるいは共に同一のＥＳ
Ｎで示される拡張空間であった場合にのみ、オペランド
の重複の検出を有効として制御記憶へ通知し、該通知に
より制御記憶のシーケンスを重複有りと重複無しとの各
々の制御ルーチンに分けて、メモリへのリクエスト制御
を行なっている。
【０００３】図５は、従来の情報処理装置の動作の一例
を示すタイムチャートである。図５は、従来の情報処理
装置について、可変長命令の実効時に、ソースオペラン
ドデータとディスティネーションオペランドデータとが
同一の空間に存在することの検出が確定するタイミング
及び重複検出の確定のタイミングの例を示している。
を示すタイムチャートである。図５は、従来の情報処理
装置について、可変長命令の実効時に、ソースオペラン
ドデータとディスティネーションオペランドデータとが
同一の空間に存在することの検出が確定するタイミング
及び重複検出の確定のタイミングの例を示している。
【０００４】図５に示すように、Ｔ2 のタイミングで、
ソースオペランドとディスティネーションオペランドと
が同一空間に存在することが確定し、更にＴ5 のタイミ
ングで、重複検出が確定するので、従来の情報処理装置
は、Ｔ5 のタイミングで、ソースオペランドとディステ
ィネーションオペランドとが同一空間に存在するか否か
及び重複があるか否かによって、制御記憶のシーケンス
を変更し、Ｔ6 のタイミングよりシーケンスを分けて制
御を行なっていた。
ソースオペランドとディスティネーションオペランドと
が同一空間に存在することが確定し、更にＴ5 のタイミ
ングで、重複検出が確定するので、従来の情報処理装置
は、Ｔ5 のタイミングで、ソースオペランドとディステ
ィネーションオペランドとが同一空間に存在するか否か
及び重複があるか否かによって、制御記憶のシーケンス
を変更し、Ｔ6 のタイミングよりシーケンスを分けて制
御を行なっていた。
【０００５】
【発明が解決しようとする課題】上述した従来の情報処
理装置は、ソースオペランドデータとディスティネーシ
ョンオペランドデータとの存在する空間が異なることが
早期に確定しても、重複検出回路による重複の検出が確
定するまでは、制御記憶のシーケンスの変更を行なえな
いために、性能の低下をまねいてしまうという欠点を有
している。
理装置は、ソースオペランドデータとディスティネーシ
ョンオペランドデータとの存在する空間が異なることが
早期に確定しても、重複検出回路による重複の検出が確
定するまでは、制御記憶のシーケンスの変更を行なえな
いために、性能の低下をまねいてしまうという欠点を有
している。
【０００６】
【課題を解決するための手段】第１の発明の情報処理装
置は、実効アドレスを生成する実効アドレス生成手段
と、生成された実効アドレスにてアクセスされる独立し
た２n バイトのベースアドレス空間及び各々が独立した
２n バイト×２m 個の拡張アドレス空間と、アクセスす
べき空間がベースアドレス空間か拡張アドレス空間かを
指定する拡張アドレス空間指定ビット（以後に、Ｅビッ
トという）とを持ち、アクセスする空間が拡張アドレス
空間であった場合に２m 個のうちのいずれの空間にアク
セスするかを指定する２m 個の拡張アドレス空間番号
（以後に、ＥＳＮという）を持ち、可変長のソースオペ
ランド及びディスティネーションオペランドの２つのオ
ペランドデータを有し、オペランドの重複を許可する可
変長命令の実効可能な情報処理装置において、メモリへ
のアクセス要求を制御する制御記憶と、可変長命令のソ
ースオペランドの実効アドレスに対するＥビットを、デ
ィスティネーションオペランドの実効アドレスに対する
Ｅビットに比較し、不一致（一致）を検出するＥビット
比較手段と、前記Ｅビット比較手段により検出されたＥ
ビット不一致（一致）信号を前記制御記憶に通知し、ソ
ースオペランドおよびディスティネーションオペランド
の各実効アドレスのアクセスする空間を指定するＥビッ
トが一致か不一致かによって前記制御記憶のシーケンス
を分けるように制御を行なうＥビット一致テスト手段
と、可変長命令の実効時にソースオペランドおよびディ
スティネーションオペランドが重複しているか否かを検
出する重複検出手段と、前記重複検出手段により検出さ
れた重複信号を前記制御記憶へ通知し、重複しているか
否かにより前記制御記憶のシーケンスを分けるように制
御を行なう重複テスト手段２を有して構成されている。
置は、実効アドレスを生成する実効アドレス生成手段
と、生成された実効アドレスにてアクセスされる独立し
た２n バイトのベースアドレス空間及び各々が独立した
２n バイト×２m 個の拡張アドレス空間と、アクセスす
べき空間がベースアドレス空間か拡張アドレス空間かを
指定する拡張アドレス空間指定ビット（以後に、Ｅビッ
トという）とを持ち、アクセスする空間が拡張アドレス
空間であった場合に２m 個のうちのいずれの空間にアク
セスするかを指定する２m 個の拡張アドレス空間番号
（以後に、ＥＳＮという）を持ち、可変長のソースオペ
ランド及びディスティネーションオペランドの２つのオ
ペランドデータを有し、オペランドの重複を許可する可
変長命令の実効可能な情報処理装置において、メモリへ
のアクセス要求を制御する制御記憶と、可変長命令のソ
ースオペランドの実効アドレスに対するＥビットを、デ
ィスティネーションオペランドの実効アドレスに対する
Ｅビットに比較し、不一致（一致）を検出するＥビット
比較手段と、前記Ｅビット比較手段により検出されたＥ
ビット不一致（一致）信号を前記制御記憶に通知し、ソ
ースオペランドおよびディスティネーションオペランド
の各実効アドレスのアクセスする空間を指定するＥビッ
トが一致か不一致かによって前記制御記憶のシーケンス
を分けるように制御を行なうＥビット一致テスト手段
と、可変長命令の実効時にソースオペランドおよびディ
スティネーションオペランドが重複しているか否かを検
出する重複検出手段と、前記重複検出手段により検出さ
れた重複信号を前記制御記憶へ通知し、重複しているか
否かにより前記制御記憶のシーケンスを分けるように制
御を行なう重複テスト手段２を有して構成されている。
【０００７】また、第２の発明の情報処理装置は、メモ
リへのアクセス要求を制御する制御記憶と、可変長命令
のソースオペランドの実効アドレスに対するＥビットお
よびディスティネーションオペランドの実効アドレスに
対するＥビットが共に拡張空間を指定した場合に各オペ
ランドの実効アドレスのＥＳＮの一致（不一致）を検出
するＥＳＮ比較手段と、前記ＥＳＮ比較手段により検出
されたＥＳＮの不一致（一致）信号を前記制御記憶に通
知し、ソースオペランドおよびディスティネーションオ
ペランドの各実効アドレスのＥＳＮが一致か不一致かに
よって前記制御記憶のシーケンスを分けるように制御を
行なうＥＳＮ一致テスト手段と、可変長命令の実効時に
ソースオペランドおよびディスティネーションオペラン
ドが重複しているか否かを検出する重複検出手段と、前
記重複検出手段により検出された重複信号を前記制御記
憶へ通知し、重複しているか否かにより前記制御記憶の
シーケンスを分けるように制御を行なう重複テスト手段
とを有して構成されている。
リへのアクセス要求を制御する制御記憶と、可変長命令
のソースオペランドの実効アドレスに対するＥビットお
よびディスティネーションオペランドの実効アドレスに
対するＥビットが共に拡張空間を指定した場合に各オペ
ランドの実効アドレスのＥＳＮの一致（不一致）を検出
するＥＳＮ比較手段と、前記ＥＳＮ比較手段により検出
されたＥＳＮの不一致（一致）信号を前記制御記憶に通
知し、ソースオペランドおよびディスティネーションオ
ペランドの各実効アドレスのＥＳＮが一致か不一致かに
よって前記制御記憶のシーケンスを分けるように制御を
行なうＥＳＮ一致テスト手段と、可変長命令の実効時に
ソースオペランドおよびディスティネーションオペラン
ドが重複しているか否かを検出する重複検出手段と、前
記重複検出手段により検出された重複信号を前記制御記
憶へ通知し、重複しているか否かにより前記制御記憶の
シーケンスを分けるように制御を行なう重複テスト手段
とを有して構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、第１の発明の情報処理装置の一実
施例を示すブロック図である。図２は、第２の発明の情
報処理装置の一実施例を示すブロック図である。図３
は、第１の発明の情報処理装置の動作の一例を示すタイ
ムチャートである。図４は、第２の発明の情報処理装置
の動作の一例を示すタイムチャートである。
て説明する。図１は、第１の発明の情報処理装置の一実
施例を示すブロック図である。図２は、第２の発明の情
報処理装置の一実施例を示すブロック図である。図３
は、第１の発明の情報処理装置の動作の一例を示すタイ
ムチャートである。図４は、第２の発明の情報処理装置
の動作の一例を示すタイムチャートである。
【０００９】図１，図２に示すように、実効アドレス生
成手段１は、実効アドレスの生成を行なう。制御記憶２
は、メモリへのリクエスト制御を行なう。Ｅビット比較
手段３は、可変長命令の実効時に、ソースオペランドと
ディスティネーションオペランドとのＥビットの一致
（不一致）を検出する。Ｅビット一致テスト手段４は、
Ｅビット比較手段３により検出されたＥビットの一致
（不一致）を制御記憶２の指示によりテストし、制御記
憶２のシーケンスを切り換える手段である。
成手段１は、実効アドレスの生成を行なう。制御記憶２
は、メモリへのリクエスト制御を行なう。Ｅビット比較
手段３は、可変長命令の実効時に、ソースオペランドと
ディスティネーションオペランドとのＥビットの一致
（不一致）を検出する。Ｅビット一致テスト手段４は、
Ｅビット比較手段３により検出されたＥビットの一致
（不一致）を制御記憶２の指示によりテストし、制御記
憶２のシーケンスを切り換える手段である。
【００１０】一方、重複検出手段５は、２つのオペラン
ドを有する可変長命令のソースオペランドとディスティ
ネーションオペランドとの重複を検出する手段である。
重複テスト手段６は、重複検出手段５により検出された
オペランドデータの重複を制御記憶２の指示によりテス
トし、制御記憶２のシーケンスを切り換える手段であ
る。
ドを有する可変長命令のソースオペランドとディスティ
ネーションオペランドとの重複を検出する手段である。
重複テスト手段６は、重複検出手段５により検出された
オペランドデータの重複を制御記憶２の指示によりテス
トし、制御記憶２のシーケンスを切り換える手段であ
る。
【００１１】また、ＥＳＮ比較手段７は、ソースオペラ
ンドとディスティネーションオペランドとが共に拡張空
間である場合に、ＥＳＮを比較して一致（不一致）を検
出する。ＥＳＮ一致テスト手段８は、ＥＳＮ比較手段７
により検出されたＥＳＮの一致（不一致）を制御記憶２
の指示によりテストし、制御記憶２のシーケンスを切り
換える手段である。
ンドとディスティネーションオペランドとが共に拡張空
間である場合に、ＥＳＮを比較して一致（不一致）を検
出する。ＥＳＮ一致テスト手段８は、ＥＳＮ比較手段７
により検出されたＥＳＮの一致（不一致）を制御記憶２
の指示によりテストし、制御記憶２のシーケンスを切り
換える手段である。
【００１２】次に、第１の発明の動作について図３を参
照して説明する。まず、２つのオペランドを有する可変
長命令の実行に際して、Ｔ0 サイクルで、制御記憶２に
起動がかけられる。本タイミングで、実効アドレス生成
手段１は、ソースオペランドの実効アドレスを生成す
る。
照して説明する。まず、２つのオペランドを有する可変
長命令の実行に際して、Ｔ0 サイクルで、制御記憶２に
起動がかけられる。本タイミングで、実効アドレス生成
手段１は、ソースオペランドの実効アドレスを生成す
る。
【００１３】次に、Ｔ1 のタイミングで、実効アドレス
生成手段１は、ディスティネーションオペランドデータ
の実効アドレスを生成し、Ｅビット一致検出手段３は、
Ｔ0のタイミングで生成されたソースオペランドの実効
アドレスに対するＥビットをラッチする。
生成手段１は、ディスティネーションオペランドデータ
の実効アドレスを生成し、Ｅビット一致検出手段３は、
Ｔ0のタイミングで生成されたソースオペランドの実効
アドレスに対するＥビットをラッチする。
【００１４】また、Ｔ2 のタイミングで、Ｔ1 のタイミ
ングで生成されたディスティネーションオペランドの実
効アドレスのＥビットと、Ｅビット比較手段３にラッチ
されているソースオペランドの実効アドレスのＥビット
とをＥビット比較手段３にて比較して一致か否かを検出
し、結果をＥビット一致テスト手段４へ供給する。
ングで生成されたディスティネーションオペランドの実
効アドレスのＥビットと、Ｅビット比較手段３にラッチ
されているソースオペランドの実効アドレスのＥビット
とをＥビット比較手段３にて比較して一致か否かを検出
し、結果をＥビット一致テスト手段４へ供給する。
【００１５】Ｅビットの一致の可否を供給されたＥビッ
ト一致テスト手段４は、該信号のテストを行なうか否か
の指示を制御記憶２から受け、テスト有効指示である場
合には、Ｅビットの一致信号をテストし、Ｔ3 サイクル
で制御記憶２のシーケンスを切り換える。
ト一致テスト手段４は、該信号のテストを行なうか否か
の指示を制御記憶２から受け、テスト有効指示である場
合には、Ｅビットの一致信号をテストし、Ｔ3 サイクル
で制御記憶２のシーケンスを切り換える。
【００１６】以後、テストによってＥビットが不一致の
場合には、重複がないために、重複のテストを行なう必
要はなく、制御記憶２のシーケンスは、重複無しの処理
を行なう。又、Ｅビット一致の場合には、Ｔ5 サイクル
にて、重複検出手段５で検出されるオペランドの重複
を、重複テスト手段６でテストし、重複の有無により、
Ｔ6 サイクル以後の制御記憶２のシーケンスを切り換え
る。
場合には、重複がないために、重複のテストを行なう必
要はなく、制御記憶２のシーケンスは、重複無しの処理
を行なう。又、Ｅビット一致の場合には、Ｔ5 サイクル
にて、重複検出手段５で検出されるオペランドの重複
を、重複テスト手段６でテストし、重複の有無により、
Ｔ6 サイクル以後の制御記憶２のシーケンスを切り換え
る。
【００１７】次に、第２の発明の動作では、第１の発明
のＥビット比較手段３の代りに、ソース及びディスティ
ネーションオペランドの各オペランドが共に拡張空間で
あった場合に、ＥＳＮを比較して一致（不一致）を検出
するＥＳＮ比較手段７と、Ｅビット一致テスト手段４の
代りに、ＥＳＮ一致テスト手段８とによって構成され
て、図４に示すように、図３と同様のタイミングによる
動作が行なわれる。
のＥビット比較手段３の代りに、ソース及びディスティ
ネーションオペランドの各オペランドが共に拡張空間で
あった場合に、ＥＳＮを比較して一致（不一致）を検出
するＥＳＮ比較手段７と、Ｅビット一致テスト手段４の
代りに、ＥＳＮ一致テスト手段８とによって構成され
て、図４に示すように、図３と同様のタイミングによる
動作が行なわれる。
【００１８】
【発明の効果】以上説明したように、本発明の情報処理
装置は、Ｅビットの一致（不一致）（あるいはＥＳＮの
一致（不一致））をテストし、制御記憶のシーケンスを
分けるためのＥビット比較手段（あるいはＥＳＮ比較手
段）とＥビット一致テスト手段（あるいはＥＳＮ一致テ
スト手段）とを設けることにより、図３（あるいは図
４）に示すように、Ｅビット不一致側（あるいはＥＳＮ
不一致側）のシーケンスでは、図５のように必ず重複の
テストを行なった後に制御シーケンスを分ける制御を行
なう必要がなく、より高速に命令の処理を行なうことが
可能になるという効果を有している。
装置は、Ｅビットの一致（不一致）（あるいはＥＳＮの
一致（不一致））をテストし、制御記憶のシーケンスを
分けるためのＥビット比較手段（あるいはＥＳＮ比較手
段）とＥビット一致テスト手段（あるいはＥＳＮ一致テ
スト手段）とを設けることにより、図３（あるいは図
４）に示すように、Ｅビット不一致側（あるいはＥＳＮ
不一致側）のシーケンスでは、図５のように必ず重複の
テストを行なった後に制御シーケンスを分ける制御を行
なう必要がなく、より高速に命令の処理を行なうことが
可能になるという効果を有している。
【図１】第１の発明の情報処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】第２の発明の情報処理装置の一実施例を示すブ
ロック図である。
ロック図である。
【図３】第１の発明の情報処理装置の動作の一例を示す
タイムチャートである。
タイムチャートである。
【図４】第２の発明の情報処理装置の動作の一例を示す
タイムチャートである。
タイムチャートである。
【図５】従来の情報処理装置の動作の一例を示すタイム
チャートである。
チャートである。
１ 実効アドレス生成手段 ２ 制御記憶 ３ Ｅビット比較手段 ４ Ｅビット一致テスト手段 ５ 重複検出手段 ６ 重複テスト手段 ７ ＥＳＮ比較手段 ８ ＥＳＮ一致テスト手段
Claims (2)
- 【請求項１】 実効アドレスを生成する実効アドレス生
成手段と、生成された実効アドレスにてアクセスされる
独立した２n バイトのベースアドレス空間及び各々が独
立した２n バイト×２m 個の拡張アドレス空間と、アク
セスすべき空間がベースアドレス空間か拡張アドレス空
間かを指定する拡張アドレス空間指定ビット（以後に、
Ｅビットという）とを持ち、アクセスする空間が拡張ア
ドレス空間であった場合に２m 個のうちのいずれの空間
にアクセスするかを指定する２m 個の拡張アドレス空間
番号（以後に、ＥＳＮという）を持ち、可変長のソース
オペランド及びディスティネーションオペランドの２つ
のオペランドデータを有し、オペランドの重複を許可す
る可変長命令の実効可能な情報処理装置において、メモ
リへのアクセス要求を制御する制御記憶と、可変長命令
のソースオペランドの実効アドレスに対するＥビット
を、ディスティネーションオペランドの実効アドレスに
対するＥビットに比較し、不一致（一致）を検出するＥ
ビット比較手段と、前記Ｅビット比較手段により検出さ
れたＥビット不一致（一致）信号を前記制御記憶に通知
し、ソースオペランドおよびディスティネーションオペ
ランドの各実効アドレスのアクセスする空間を指定する
Ｅビットが一致か不一致かによって前記制御記憶のシー
ケンスを分けるように制御を行なうＥビット一致テスト
手段と、可変長命令の実効時にソースオペランドおよび
ディスティネーションオペランドが重複しているか否か
を検出する重複検出手段と、前記重複検出手段により検
出された重複信号を前記制御記憶へ通知し、重複してい
るか否かにより前記制御記憶のシーケンスを分けるよう
に制御を行なう重複テスト手段とを有することを特徴と
する情報処理装置。 - 【請求項２】 メモリへのアクセス要求を制御する制御
記憶と、可変長命令のソースオペランドの実効アドレス
に対するＥビットおよびディスティネーションオペラン
ドの実効アドレスに対するＥビットが共に拡張空間を指
定した場合に各オペランドの実効アドレスのＥＳＮの一
致（不一致）を検出するＥＳＮ比較手段と、前記ＥＳＮ
比較手段により検出されたＥＳＮの不一致（一致）信号
を前記制御記憶に通知し、ソースオペランドおよびディ
スティネーションオペランドの各実効アドレスのＥＳＮ
が一致か不一致かによって前記制御記憶のシーケンスを
分けるように制御を行なうＥＳＮ一致テスト手段と、可
変長命令の実効時にソースオペランドおよびディスティ
ネーションオペランドが重複しているか否かを検出する
重複検出手段と、前記重複検出手段により検出された重
複信号を前記制御記憶へ通知し、重複しているか否かに
より前記制御記憶のシーケンスを分けるように制御を行
なう重複テスト手段とを有することを特徴とする情報処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939092A JPH05313891A (ja) | 1992-05-13 | 1992-05-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11939092A JPH05313891A (ja) | 1992-05-13 | 1992-05-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05313891A true JPH05313891A (ja) | 1993-11-26 |
Family
ID=14760321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11939092A Pending JPH05313891A (ja) | 1992-05-13 | 1992-05-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05313891A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328425B1 (ko) * | 1996-08-29 | 2002-03-16 | 피터 엔. 데트킨 | 공유 버스에서 다중 중첩 어드레스 공간을 지원하는 방법 및 장치 |
-
1992
- 1992-05-13 JP JP11939092A patent/JPH05313891A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100328425B1 (ko) * | 1996-08-29 | 2002-03-16 | 피터 엔. 데트킨 | 공유 버스에서 다중 중첩 어드레스 공간을 지원하는 방법 및 장치 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |