JPH05300138A - データ中継装置 - Google Patents
データ中継装置Info
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- JPH05300138A JPH05300138A JP4126895A JP12689592A JPH05300138A JP H05300138 A JPH05300138 A JP H05300138A JP 4126895 A JP4126895 A JP 4126895A JP 12689592 A JP12689592 A JP 12689592A JP H05300138 A JPH05300138 A JP H05300138A
- Authority
- JP
- Japan
- Prior art keywords
- timing signal
- data
- serial
- clock
- parallel
- Prior art date
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- Dc Digital Transmission (AREA)
- Small-Scale Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】多段中継を容易にすると共に、回線使用効率向
上を可能としたデータ中継装置を提供することを目的と
する。 【構成】送信クロック発生器３を備え、区切り符号検出
器１によって受信シリアルデータから得られた区切りタ
イミング信号に基づいて第１，第２の変換タイミング信
号発生器２，４によりそれぞれ受信クロック，送信クロ
ックに同期した第１，第２の変換タイミング信号を発生
して、バッファ５において、それぞれ第１，第２の変換
タイミング信号により制御されるシリアル／パラレル変
換器６とパラレル／シリアル変換器７により送信シリア
ルデータを得る。また中継局数を算出して、ビット落ち
の最大数に対応するプリアンブルを設定する手段を備え
る。
上を可能としたデータ中継装置を提供することを目的と
する。 【構成】送信クロック発生器３を備え、区切り符号検出
器１によって受信シリアルデータから得られた区切りタ
イミング信号に基づいて第１，第２の変換タイミング信
号発生器２，４によりそれぞれ受信クロック，送信クロ
ックに同期した第１，第２の変換タイミング信号を発生
して、バッファ５において、それぞれ第１，第２の変換
タイミング信号により制御されるシリアル／パラレル変
換器６とパラレル／シリアル変換器７により送信シリア
ルデータを得る。また中継局数を算出して、ビット落ち
の最大数に対応するプリアンブルを設定する手段を備え
る。
Description
【０００１】
【産業上の利用分野】この発明は、有効データを識別す
る区切り符号で囲まれたディジタルデータを扱うデータ
中継装置に関する。
る区切り符号で囲まれたディジタルデータを扱うデータ
中継装置に関する。
【０００２】
【従来の技術】ＬＡＮは通常、単一組織により専有され
る通信ネットワークであり、このネットワークを介して
相互接続された装置の間でビットシリアルなデータ通信
が行われる。ＬＡＮの構成方式には、リング型ネットワ
ークとバス型ネットワークがある。リング型ネットワー
クでは、図７(a) に示すように、複数の端末５２が伝送
媒体５１によりリング状に接続される。ある端末から送
出された信号は、隣接端末で再生，中継されて順次転送
され、最後に元の端末に戻る。通常すべての端末は対等
の関係で、分散制御によって伝送媒体５１を共有して、
任意の端末間でデータを転送することができる。
る通信ネットワークであり、このネットワークを介して
相互接続された装置の間でビットシリアルなデータ通信
が行われる。ＬＡＮの構成方式には、リング型ネットワ
ークとバス型ネットワークがある。リング型ネットワー
クでは、図７(a) に示すように、複数の端末５２が伝送
媒体５１によりリング状に接続される。ある端末から送
出された信号は、隣接端末で再生，中継されて順次転送
され、最後に元の端末に戻る。通常すべての端末は対等
の関係で、分散制御によって伝送媒体５１を共有して、
任意の端末間でデータを転送することができる。
【０００３】この様なリング型ネットワークにおいて転
送されるシリアルデータは、図７(b) に示すように、伝
送媒体に対するアクセス権を表すトークンと、転送すべ
き情報を表すフレームにより構成される。トークンとフ
レームは図に斜線で示すように、有効データを識別する
ための２ビット以上で構成される区切り符号５３で囲ま
れており、これが所定ビット分のプリアンブル（無効期
間）５４を挟んで転送される。トークンアクセスの動作
には、トークンを捕捉してフレームを送信した端末が、
伝送媒体を一巡して戻ってきたフレームを回収すると同
時にトークンを伝送媒体に送出する方式と、フレームの
送信直後にトークンを解放送出する方式とがある。
送されるシリアルデータは、図７(b) に示すように、伝
送媒体に対するアクセス権を表すトークンと、転送すべ
き情報を表すフレームにより構成される。トークンとフ
レームは図に斜線で示すように、有効データを識別する
ための２ビット以上で構成される区切り符号５３で囲ま
れており、これが所定ビット分のプリアンブル（無効期
間）５４を挟んで転送される。トークンアクセスの動作
には、トークンを捕捉してフレームを送信した端末が、
伝送媒体を一巡して戻ってきたフレームを回収すると同
時にトークンを伝送媒体に送出する方式と、フレームの
送信直後にトークンを解放送出する方式とがある。
【０００４】通常この様なリング型ネットワークでは、
特定の局が水晶発信器で安定化した送信クロック発生器
を持ち、他の中継局では受信クロックをそのまま送信ク
ロックとして用いている。すなわちクロック系に注目す
ると、マスター・スレーブの関係が存在する（例えば、
特開昭５８−１５０３４６号公報，特開昭６０−２２６
２４９号公報）。
特定の局が水晶発信器で安定化した送信クロック発生器
を持ち、他の中継局では受信クロックをそのまま送信ク
ロックとして用いている。すなわちクロック系に注目す
ると、マスター・スレーブの関係が存在する（例えば、
特開昭５８−１５０３４６号公報，特開昭６０−２２６
２４９号公報）。
【０００５】
【発明が解決しようとする課題】しかし、受信クロック
で送信を行うと、中継局の受信，送信系の精度で中継局
数が制限されるか、または必要な中継局数に応じて高精
度の受信，送信系が求められる。また受信データをシリ
アルデータのまま受信クロック同期から送信クロック同
期への変換を行うと、回路構成が複雑になる（米国特許
第４６７４０８６号明細書，Ｆig．１０参照）。この発
明は、この様な事情を考慮してなされたもので、受信，
送信系の精度が多少悪くても，多段中継を可能にすると
共に、回線の使用効率向上を可能としたデータ中継装置
を提供することを目的とする。
で送信を行うと、中継局の受信，送信系の精度で中継局
数が制限されるか、または必要な中継局数に応じて高精
度の受信，送信系が求められる。また受信データをシリ
アルデータのまま受信クロック同期から送信クロック同
期への変換を行うと、回路構成が複雑になる（米国特許
第４６７４０８６号明細書，Ｆig．１０参照）。この発
明は、この様な事情を考慮してなされたもので、受信，
送信系の精度が多少悪くても，多段中継を可能にすると
共に、回線の使用効率向上を可能としたデータ中継装置
を提供することを目的とする。
【０００６】
【課題を解決するための手段】この発明は、有効データ
を識別するための区切り符号で囲まれたシリアルデータ
を伝送媒体を介して受信，中継して転送を行うデータ中
継装置において、受信クロックに同期した受信シリアル
データから前記区切り符号を抽出して区切りタイミング
信号を発生する区切り符号検出手段と、この手段により
得られた区切りタイミング信号から前記受信クロックに
同期した第１の変換タイミング信号を発生する手段と、
正常時に期待される精度を持つ送信クロックを発生する
送信クロック発生手段と、前記区切り符号検出手段から
得られた区切りタイミング信号から前記送信クロックに
同期した第２の変換タイミング信号を発生する手段と、
前記受信シリアルデータを前記第１の変換タイミング信
号でパラレルデータに変換するシリアル／パラレル変換
器、および得られたパラレルデータを前記第２の変換タ
イミング信号で再度シリアルデータに変換するパラレル
／シリアル変換器を有するバッファと、送出したデータ
が伝送媒体を一周して戻るまでの時間を検出してこの時
間から前記伝送媒体につながる中継局数を算出する手段
と、算出された中継局数に基づいてビット欠落の最大ビ
ット数を求めこの最大ビット数分のプリアンブルを設定
する手段とを備えたことを特徴としている。
を識別するための区切り符号で囲まれたシリアルデータ
を伝送媒体を介して受信，中継して転送を行うデータ中
継装置において、受信クロックに同期した受信シリアル
データから前記区切り符号を抽出して区切りタイミング
信号を発生する区切り符号検出手段と、この手段により
得られた区切りタイミング信号から前記受信クロックに
同期した第１の変換タイミング信号を発生する手段と、
正常時に期待される精度を持つ送信クロックを発生する
送信クロック発生手段と、前記区切り符号検出手段から
得られた区切りタイミング信号から前記送信クロックに
同期した第２の変換タイミング信号を発生する手段と、
前記受信シリアルデータを前記第１の変換タイミング信
号でパラレルデータに変換するシリアル／パラレル変換
器、および得られたパラレルデータを前記第２の変換タ
イミング信号で再度シリアルデータに変換するパラレル
／シリアル変換器を有するバッファと、送出したデータ
が伝送媒体を一周して戻るまでの時間を検出してこの時
間から前記伝送媒体につながる中継局数を算出する手段
と、算出された中継局数に基づいてビット欠落の最大ビ
ット数を求めこの最大ビット数分のプリアンブルを設定
する手段とを備えたことを特徴としている。
【０００７】
【作用】この発明においては、受信クロックでの送信を
止めて、中継局に固有の送信クロック発生手段を設けて
いる。そして、受信シリアルデータから区切りタイミン
グ信号を発生させて、これから受信クロックに同期した
第１の変換タイミング信号と送信クロックに同期した第
２の変換タイミング信号を発生して、第１の変換タイミ
ング信号で受信シリアルデータを一旦パラレルデータに
変換し、第２の変換タイミング信号で再度シリアルデー
タに変換して送信する、という方式を採用している。こ
の方式では、受信，送信系の精度は中継局数に関係な
く、上流或いは下流の中継局までの精度が保証されてい
ればよい。したがって受信，送信系の精度が多少悪くて
も多段中継が可能なデータ伝送システムを構成すること
ができる。一方この発明では、中継局数を求めながら、
データ保護のためのプリアンブル（無効データ）を最適
化するから、十分なマージンを見込んで大きなプリアン
ブルを固定的に設ける場合に比べて、効率のよいデータ
中継が可能になる。
止めて、中継局に固有の送信クロック発生手段を設けて
いる。そして、受信シリアルデータから区切りタイミン
グ信号を発生させて、これから受信クロックに同期した
第１の変換タイミング信号と送信クロックに同期した第
２の変換タイミング信号を発生して、第１の変換タイミ
ング信号で受信シリアルデータを一旦パラレルデータに
変換し、第２の変換タイミング信号で再度シリアルデー
タに変換して送信する、という方式を採用している。こ
の方式では、受信，送信系の精度は中継局数に関係な
く、上流或いは下流の中継局までの精度が保証されてい
ればよい。したがって受信，送信系の精度が多少悪くて
も多段中継が可能なデータ伝送システムを構成すること
ができる。一方この発明では、中継局数を求めながら、
データ保護のためのプリアンブル（無効データ）を最適
化するから、十分なマージンを見込んで大きなプリアン
ブルを固定的に設ける場合に比べて、効率のよいデータ
中継が可能になる。
【０００８】
【実施例】以下、図面を参照しながらこの発明の実施例
を説明する。図１は、この発明の一実施例に係るデータ
中継装置の要部構成である。このデータ中継装置は、受
信シリアルデータの区切り符号を検出して区切りタイミ
ング信号を発生する区切り符号検出器１、この区切り符
号検出器１から得られる区切りタイミング信号と受信ク
ロックＣＫ1 とから第１の変換タイミング信号を発生す
る変換タイミング信号発生器２、正常時に期待される精
度を持つ例えば水晶発信器で安定化された送信クロック
ＣＫ2 を発生する送信クロック発生器３、送信クロック
ＣＫ2 と区切りタイミング信号とから第２の変換タイミ
ング信号を発生する変換タイミング発生器４、および受
信シリアルデータをフレーム単位で初期化して送信する
ためのバッファ５により構成されている。
を説明する。図１は、この発明の一実施例に係るデータ
中継装置の要部構成である。このデータ中継装置は、受
信シリアルデータの区切り符号を検出して区切りタイミ
ング信号を発生する区切り符号検出器１、この区切り符
号検出器１から得られる区切りタイミング信号と受信ク
ロックＣＫ1 とから第１の変換タイミング信号を発生す
る変換タイミング信号発生器２、正常時に期待される精
度を持つ例えば水晶発信器で安定化された送信クロック
ＣＫ2 を発生する送信クロック発生器３、送信クロック
ＣＫ2 と区切りタイミング信号とから第２の変換タイミ
ング信号を発生する変換タイミング発生器４、および受
信シリアルデータをフレーム単位で初期化して送信する
ためのバッファ５により構成されている。
【０００９】バッファ５は、受信シリアルデータを８ビ
ット単位で一旦パラレルデータに変換するシリアル／パ
ラレル変換器６と、得られたパラレルデータを再度送信
クロックに同期したシリアルデータに変換するパラレル
／シリアル変換器７により構成される。シリアル／パラ
レル変換器６を制御するのが、第１の変換タイミング信
号発生器２から得られる第１の変換タイミング信号であ
る。第１の変換タイミング信号発生器２は具体的には、
受信クロックＣＫ1 を1/8 分周する分周回路である。ま
たパラレル／シリアル変換器７を制御するのが、第２の
変換タイミング信号発生器４から得られる第２の変換タ
イミング信号であり、この第２の変換タイミング信号発
生器４は具体的には、送信クロック発生器３から得られ
る送信クロックＣＫ2 を1/8 分周する分周回路である。
ット単位で一旦パラレルデータに変換するシリアル／パ
ラレル変換器６と、得られたパラレルデータを再度送信
クロックに同期したシリアルデータに変換するパラレル
／シリアル変換器７により構成される。シリアル／パラ
レル変換器６を制御するのが、第１の変換タイミング信
号発生器２から得られる第１の変換タイミング信号であ
る。第１の変換タイミング信号発生器２は具体的には、
受信クロックＣＫ1 を1/8 分周する分周回路である。ま
たパラレル／シリアル変換器７を制御するのが、第２の
変換タイミング信号発生器４から得られる第２の変換タ
イミング信号であり、この第２の変換タイミング信号発
生器４は具体的には、送信クロック発生器３から得られ
る送信クロックＣＫ2 を1/8 分周する分周回路である。
【００１０】図２は、図１の回路の動作説明図である。
第１の変換タイミング信号と第２の変換タイミング信号
とは、理想的には同じ一定周期であるが、図示のように
位相差δがある。この位相差δは、図１では示していな
いが、例えば第２の変換タイミング信号発生器４内に所
定の遅延回路を設けることにより、得られる。この位相
差δの大きさは、第１，第２の変換タイミング信号の周
期の半分位に設定しておくとよい。その場合区切り符号
が入力され度に位相差δが初期化されるので、フレーム
間の累積で半周期になるような第１，第２の変換タイミ
ング信号のずれは許容できる。
第１の変換タイミング信号と第２の変換タイミング信号
とは、理想的には同じ一定周期であるが、図示のように
位相差δがある。この位相差δは、図１では示していな
いが、例えば第２の変換タイミング信号発生器４内に所
定の遅延回路を設けることにより、得られる。この位相
差δの大きさは、第１，第２の変換タイミング信号の周
期の半分位に設定しておくとよい。その場合区切り符号
が入力され度に位相差δが初期化されるので、フレーム
間の累積で半周期になるような第１，第２の変換タイミ
ング信号のずれは許容できる。
【００１１】図２に示すように、受信クロックＣＫ1 を
1/8 分周した第１の変換タイミング信号によって、受信
シリアルデータは８ビット毎にシリアルデータからパラ
レルデータに変換され、更に送信クロックＣＫ2 を1/8
分周した第２の変換タイミング信号によりそのパラレル
データが送信シリアルデータに変換される。
1/8 分周した第１の変換タイミング信号によって、受信
シリアルデータは８ビット毎にシリアルデータからパラ
レルデータに変換され、更に送信クロックＣＫ2 を1/8
分周した第２の変換タイミング信号によりそのパラレル
データが送信シリアルデータに変換される。
【００１２】この実施例の場合、中継局に固有の送信ク
ロックが用いられるから、受信クロックがそのまま送信
クロックとして用いられる従来方式のようにクロック周
期のずれが多段中継により累積されることがない。この
実施例の場合初期化がフレーム単位で行われるため、フ
レーム長が制限されていれば、受信，送信系の精度が求
められる。例えば、データ長１４６バイト、伝送コード
差動マンチェスタ形式として、第１の変換タイミング信
号と第２の変換タイミング信号の位相差δの最大許容範
囲は、伝送コードで８ビットであるから、 ８／１４６（バイト）×８（ビット）×２＝０．３４［％］ である。一般的な水晶発信機の精度が１００[ ｐｐｍ］
とすると、この実施例の場合受信クロックと送信クロッ
クの最大誤差は２００［ｐｐｍ］＝０．０２［％］であ
り、十分に余裕があることになる。
ロックが用いられるから、受信クロックがそのまま送信
クロックとして用いられる従来方式のようにクロック周
期のずれが多段中継により累積されることがない。この
実施例の場合初期化がフレーム単位で行われるため、フ
レーム長が制限されていれば、受信，送信系の精度が求
められる。例えば、データ長１４６バイト、伝送コード
差動マンチェスタ形式として、第１の変換タイミング信
号と第２の変換タイミング信号の位相差δの最大許容範
囲は、伝送コードで８ビットであるから、 ８／１４６（バイト）×８（ビット）×２＝０．３４［％］ である。一般的な水晶発信機の精度が１００[ ｐｐｍ］
とすると、この実施例の場合受信クロックと送信クロッ
クの最大誤差は２００［ｐｐｍ］＝０．０２［％］であ
り、十分に余裕があることになる。
【００１３】ところでこの発明においては、区切り符号
を検出する毎に初期化を行っているので、中継局数が多
い場合にはデータのビット落ちが生じる可能性がある。
この様なビット落ちを防止するには、プリアンブルを大
きくすることが必要である。しかし、大きなプリアンブ
ルを固定すると、中継局数が減少した場合に回線使用効
率が低いものとなる。この点を解決するためこの発明で
は、中継局数に応じてプリアンブルの大きさを最適設定
する手段を設けている。以下にその構成部分を説明す
る。
を検出する毎に初期化を行っているので、中継局数が多
い場合にはデータのビット落ちが生じる可能性がある。
この様なビット落ちを防止するには、プリアンブルを大
きくすることが必要である。しかし、大きなプリアンブ
ルを固定すると、中継局数が減少した場合に回線使用効
率が低いものとなる。この点を解決するためこの発明で
は、中継局数に応じてプリアンブルの大きさを最適設定
する手段を設けている。以下にその構成部分を説明す
る。
【００１４】図３が、この実施例における中継装置のプ
リアンブルの大きさを最適設定する部分の構成である。
トークンリングでは前述のように、トークンを回収する
ことによりアクセス権を得て、そのトークンに代えてフ
レームを送出し、そのフレームが伝送媒体を一周して戻
ってきたときにこれを回収してトークンを解放する。送
出選択回路３５は、そのようなトークンとフレームの置
き換えを行う回路である。図３のフレーム回収回路３１
は、図１の回路に相当する。カウンタ３３は、フレーム
送出回路３２がフレームを送出してから、それが伝送媒
体を一周してフレーム回収回路３１により回収されるま
での時間を計測する。その計測結果から、演算回路３４
は伝送媒体につながる中継局数を算出し、その中継局数
に対応したビット欠落の最大数以上のプリアンブルの送
出をフレーム送出回路３２に指示するようになってい
る。
リアンブルの大きさを最適設定する部分の構成である。
トークンリングでは前述のように、トークンを回収する
ことによりアクセス権を得て、そのトークンに代えてフ
レームを送出し、そのフレームが伝送媒体を一周して戻
ってきたときにこれを回収してトークンを解放する。送
出選択回路３５は、そのようなトークンとフレームの置
き換えを行う回路である。図３のフレーム回収回路３１
は、図１の回路に相当する。カウンタ３３は、フレーム
送出回路３２がフレームを送出してから、それが伝送媒
体を一周してフレーム回収回路３１により回収されるま
での時間を計測する。その計測結果から、演算回路３４
は伝送媒体につながる中継局数を算出し、その中継局数
に対応したビット欠落の最大数以上のプリアンブルの送
出をフレーム送出回路３２に指示するようになってい
る。
【００１５】図４を参照してこの実施例によるプリアン
ブル設定の動作を説明する。図のＤは、区切り符号であ
る。図４(a) は、プリアンブルを余裕を持って２０ビッ
トに固定した場合を示している。この場合、中継局数が
減って実際のビット落ちが１ビットであっても、２０ビ
ットのプリアンブルを送り続けることになる。これに対
してこの実施例では、図４(b) に示すように中継局数を
算出する期間を設けて実際の中継局数を求め、そのとき
の最大のビット落ちが１０ビットであれば、１０ビット
のプリアンブルを送出する。したがってこの実施例によ
ると、プリアンブル送出区間は２０ビットから１０ビッ
トへと１／２に減り、それだけ回線使用効率が向上する
ことになる。
ブル設定の動作を説明する。図のＤは、区切り符号であ
る。図４(a) は、プリアンブルを余裕を持って２０ビッ
トに固定した場合を示している。この場合、中継局数が
減って実際のビット落ちが１ビットであっても、２０ビ
ットのプリアンブルを送り続けることになる。これに対
してこの実施例では、図４(b) に示すように中継局数を
算出する期間を設けて実際の中継局数を求め、そのとき
の最大のビット落ちが１０ビットであれば、１０ビット
のプリアンブルを送出する。したがってこの実施例によ
ると、プリアンブル送出区間は２０ビットから１０ビッ
トへと１／２に減り、それだけ回線使用効率が向上する
ことになる。
【００１６】送信クロックと受信クロックの周波数誤差
が大きく、またフレーム長が大きく、上記実施例のよう
な８ビット単位でのシリアル／パラレル変換，パラレル
／シリアル変換では初期化ができない場合も考えられ
る。図５はその様子を示している。第１の変換タイミン
グ信号の周期Ｔ1 と第２の変換タイミング信号の周期Ｔ
2 の誤差が大きい場合、１フレーム内でこれが累積され
て、位相差δが第１の変換タイミング信号の周期Ｔ1 よ
り大きくなると、バッファ５内でシリアル／パラレル変
換器６がオーバーフローして、正しい送信データが得ら
れなくなる。そのような場合には、バッファのシリアル
／パラレル変換，パラレル／シリアル変換のサイズを可
変制御できるようにすることが望ましい。
が大きく、またフレーム長が大きく、上記実施例のよう
な８ビット単位でのシリアル／パラレル変換，パラレル
／シリアル変換では初期化ができない場合も考えられ
る。図５はその様子を示している。第１の変換タイミン
グ信号の周期Ｔ1 と第２の変換タイミング信号の周期Ｔ
2 の誤差が大きい場合、１フレーム内でこれが累積され
て、位相差δが第１の変換タイミング信号の周期Ｔ1 よ
り大きくなると、バッファ５内でシリアル／パラレル変
換器６がオーバーフローして、正しい送信データが得ら
れなくなる。そのような場合には、バッファのシリアル
／パラレル変換，パラレル／シリアル変換のサイズを可
変制御できるようにすることが望ましい。
【００１７】図６は、そのような実施例の中継局構成を
示している。図１と対応する部分には図１と同一符号を
付してある。第１の変換タイミング信号発生器２は、1/
8 分周器２１と1/16分周器２２を持ち、またこれらの出
力を切替えるセレクタ２３を有する。第２の変換タイミ
ング信号発生器４も同様に、1/8 分周器４１と1/16分周
器４２を持ち、これらの出力を切替えるセレクタ４３を
有する。バッファ５には、二つの８ビット・シリアル／
パラレル変換器６ａ，６ｂと、二つの８ビット・パラレ
ル／シリアル変換器７ａ，７ｂが設けられている。セレ
クタ８は、二つの８ビット・シリアル／パラレル変換器
６ａ，６ｂの一方、すなわち６ｂのみを用いるか、これ
らをシリーズに接続して１６ビット・シリアル／パラレ
ル変換器に拡張するかを選択するために設けられてい
る。これら各部のセレクタ２３，４３および８を制御す
るために、比較器９，判定器１０およびタイマ１１が設
けられている。
示している。図１と対応する部分には図１と同一符号を
付してある。第１の変換タイミング信号発生器２は、1/
8 分周器２１と1/16分周器２２を持ち、またこれらの出
力を切替えるセレクタ２３を有する。第２の変換タイミ
ング信号発生器４も同様に、1/8 分周器４１と1/16分周
器４２を持ち、これらの出力を切替えるセレクタ４３を
有する。バッファ５には、二つの８ビット・シリアル／
パラレル変換器６ａ，６ｂと、二つの８ビット・パラレ
ル／シリアル変換器７ａ，７ｂが設けられている。セレ
クタ８は、二つの８ビット・シリアル／パラレル変換器
６ａ，６ｂの一方、すなわち６ｂのみを用いるか、これ
らをシリーズに接続して１６ビット・シリアル／パラレ
ル変換器に拡張するかを選択するために設けられてい
る。これら各部のセレクタ２３，４３および８を制御す
るために、比較器９，判定器１０およびタイマ１１が設
けられている。
【００１８】通常の状態では、セレクタ２３は1/8 分周
器２１の出力を選択し，セレクタ４３は1/8 分周器４１
の出力を選択し、セレクタ８は、受信シリアルデータを
８ビット・シリアル／パラレル変換器６ｂに直接取り込
むようになっている。この状態は、先の実施例と同様で
ある。８ビット・シリアル／パラレル変換器がオーバー
フローする状態になると、比較器９は、図５に示すよう
に第１，第２のタイミング信号の重なりによってこれを
検知し、この検出結果に基づいて判定器１０により各セ
レクタ２３，４３，８を切り替える。即ち第１，第２の
変換タイミング信号発生器２，４ではそれぞれ、1/16分
周器２２，４２の出力が選択され、バッファ５ではシリ
アル／パラレル変換器６ａ，６ｂが直列接続される。こ
れにより、１６ビット単位でのシリアル／パラレル変
換，パラレル／シリアル変換に切り替えられる。
器２１の出力を選択し，セレクタ４３は1/8 分周器４１
の出力を選択し、セレクタ８は、受信シリアルデータを
８ビット・シリアル／パラレル変換器６ｂに直接取り込
むようになっている。この状態は、先の実施例と同様で
ある。８ビット・シリアル／パラレル変換器がオーバー
フローする状態になると、比較器９は、図５に示すよう
に第１，第２のタイミング信号の重なりによってこれを
検知し、この検出結果に基づいて判定器１０により各セ
レクタ２３，４３，８を切り替える。即ち第１，第２の
変換タイミング信号発生器２，４ではそれぞれ、1/16分
周器２２，４２の出力が選択され、バッファ５ではシリ
アル／パラレル変換器６ａ，６ｂが直列接続される。こ
れにより、１６ビット単位でのシリアル／パラレル変
換，パラレル／シリアル変換に切り替えられる。
【００１９】またタイマ１１で計測して、一定時間、第
１の変換タイミング信号の周期と第２の変換タイミング
信号の位相差が許容度の半分より小さい場合には、セレ
クタ８，２３，４３によりシリアル／パラレル変換，パ
ラレル／シリアル変換のサイズを減らす。データ転送時
間を考えるとシリアル／パラレル変換，パラレル／シリ
アル変換のサイズは小さい方がよく、したがってこの実
施例では、通常の状態では高速性能を保持しながら、例
えばフレーム長が長く、送信クロックの受信クロックか
らのずれが問題になる場合にはサイズ変換を行うこと
で、確実なデータ初期化が可能になる。
１の変換タイミング信号の周期と第２の変換タイミング
信号の位相差が許容度の半分より小さい場合には、セレ
クタ８，２３，４３によりシリアル／パラレル変換，パ
ラレル／シリアル変換のサイズを減らす。データ転送時
間を考えるとシリアル／パラレル変換，パラレル／シリ
アル変換のサイズは小さい方がよく、したがってこの実
施例では、通常の状態では高速性能を保持しながら、例
えばフレーム長が長く、送信クロックの受信クロックか
らのずれが問題になる場合にはサイズ変換を行うこと
で、確実なデータ初期化が可能になる。
【００２０】
【発明の効果】以上のべたようにこの発明によれば、送
信クロックとして局固有のクロックを用いることによ
り、多段中継を行う場合に受信機や送信機の精度が多少
悪くてもデータ転送システムの構成が可能であり、また
中継局数に応じてプリアンブルの大きさ最適設定して回
線使用効率の向上を可能としたデータ中継装置を提供す
ることができる。
信クロックとして局固有のクロックを用いることによ
り、多段中継を行う場合に受信機や送信機の精度が多少
悪くてもデータ転送システムの構成が可能であり、また
中継局数に応じてプリアンブルの大きさ最適設定して回
線使用効率の向上を可能としたデータ中継装置を提供す
ることができる。
【図１】この発明の一実施例のデータ中継装置の要部構
成を示す図。
成を示す図。
【図２】同実施例装置の動作を説明するための図。
【図３】同実施例装置のプリアンブル設定部の構成を示
す図。
す図。
【図４】プリアンブル設定の動作を説明するための図。
【図５】図１の装置での問題を説明するための図。
【図６】他の実施例のデータ中継装置の要部構成を示す
図。
図。
【図７】リング型ネットワークの構成を示す図。
１…区切り符号検出器、２…第１のタイミング信号発生
器、３…送信機、４…第２のタイミング信号発生器、５
…バッファ、６…シリアル／パラレル変換器、７…パラ
レル／シリアル変換器、８，２３，４２…セレクタ、９
…比較器、１０…判定器、１１…タイマ、３１…フレー
ム回収回路、３２…フレーム送出回路、３３…カウン
タ、３４…演算回路、３５…送出選択回路。
器、３…送信機、４…第２のタイミング信号発生器、５
…バッファ、６…シリアル／パラレル変換器、７…パラ
レル／シリアル変換器、８，２３，４２…セレクタ、９
…比較器、１０…判定器、１１…タイマ、３１…フレー
ム回収回路、３２…フレーム送出回路、３３…カウン
タ、３４…演算回路、３５…送出選択回路。
Claims (1)
- 【請求項１】有効データを識別するための区切り符号で
囲まれたシリアルデータを伝送媒体を介して受信，中継
して転送を行うデータ中継装置において、 受信クロックに同期した受信シリアルデータから前記区
切り符号を抽出して区切りタイミング信号を発生する区
切り符号検出手段と、 この手段により得られた区切りタイミング信号から前記
受信クロックに同期した第１の変換タイミング信号を発
生する手段と、 正常時に期待される精度を持つ送信クロックを発生する
送信クロック発生手段と、 前記区切り符号検出手段から得られた区切りタイミング
信号から前記送信クロックに同期した第２の変換タイミ
ング信号を発生する手段と、 前記受信シリアルデータを前記第１の変換タイミング信
号でパラレルデータに変換するシリアル／パラレル変換
器、および得られたパラレルデータを前記第２の変換タ
イミング信号で再度シリアルデータに変換するパラレル
／シリアル変換器を有するバッファと、 送出したデータが前記伝送媒体を一周して戻るまでの時
間を検出してこの時間から前記伝送媒体につながる中継
局数を算出する手段と、 算出された中継局数に基づいてビット欠落の最大ビット
数を求め、この最大ビット数分のプリアンブルを設定す
る手段と、 を備えたことを特徴とするデータ中継装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126895A JP3039135B2 (ja) | 1992-04-20 | 1992-04-20 | データ中継装置 |
| US08/049,527 US5377228A (en) | 1992-04-20 | 1993-04-20 | Data repeating apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4126895A JP3039135B2 (ja) | 1992-04-20 | 1992-04-20 | データ中継装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05300138A true JPH05300138A (ja) | 1993-11-12 |
| JP3039135B2 JP3039135B2 (ja) | 2000-05-08 |
Family
ID=14946534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4126895A Expired - Fee Related JP3039135B2 (ja) | 1992-04-20 | 1992-04-20 | データ中継装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3039135B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102231953B1 (ko) * | 2019-02-21 | 2021-03-25 | 제이아이산업(주) | 에어그라인더용 안전밸브 |
-
1992
- 1992-04-20 JP JP4126895A patent/JP3039135B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3039135B2 (ja) | 2000-05-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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