JPH05299519A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 半導体集積回路装置の製造方法において、歩
留りを向上する。 【構成】 間接周辺回路部の第１層目の配線２５、メモ
リセルアレイ部の電極の夫々を形成し、窒化珪素膜２
７、ＳＯＧ膜２８、酸化珪素膜２９の夫々で層間絶縁膜
３０を形成し、電極上の層間絶縁膜３０の膜厚の一部を
除去して凹部３２を形成し、第１層目の配線２５上の層
間絶縁膜３０の全部、電極上の層間絶縁膜の膜厚の残部
を除去して接続孔３４を形成し、第２層目の配線３６を
形成する。 【効果】 ＳＯＧ膜２８の膜厚が厚い領域の層間絶縁膜
３０に凹部３２を形成したことにより、層間絶縁膜３０
の接続孔３４の深さが均等化されるので、接続孔３４を
形成する際の加工マージンを拡大できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法に関し、特に、上層の配線と下層の配線とを、
両者間の絶縁膜に形成された接続孔を通して接続する半
導体集積回路装置の製造方法に適用して有効な技術に関
するものである。

【０００２】

【従来の技術】２層配線構造を採用する半導体集積回路
装置が使用されている。この種の半導体集積回路装置に
おいては、第２層目の配線の被覆率を向上するために、
第２層目の配線の下地の層間絶縁膜の表面を平坦化する
必要がある。この第２層目の配線は、層間絶縁膜に形成
された接続孔を通して、第１層目の配線に接続される。

【０００３】以下に、層間絶縁膜の表面を平坦化するた
めの一手法を説明する。

【０００４】まず、第１層目の配線を形成した後、酸化
珪素膜をＣＶＤ法で形成する。この酸化珪素膜の下地に
は、前記第１層目の配線及び素子が形成されているた
め、この酸化珪素膜の表面には、これらの配線及び素子
の表面形状に対応した段差が形成される。次に、この酸
化珪素膜の上層に、ＳＯＧ（Ｓpin Ｏn Ｇlass）を塗
布する。このＳＯＧ膜は、前記酸化珪素膜の段差内を埋
込む。次に、フォトレジスト膜を塗布する。次に、これ
らのフォトレジスト膜及びＳＯＧ膜の夫々を、異方性エ
ッチングで均等にエッチング（エッチングバック）する
ことにより、ＳＯＧ膜の表面が平面化される。この方法
によれば、酸化珪素膜とＳＯＧ膜の積層膜で構成される
層間絶縁膜の表面を平坦化できる。

【０００５】

【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。

【０００６】前記層間絶縁膜を構成するＳＯＧ膜は、酸
化珪素膜の表面段差が大きい領域では厚く、酸化珪素膜
の表面段差が小さい領域では薄く形成されているので、
ＳＯＧ膜の膜厚が厚い領域、薄い領域の夫々の領域に接
続孔を形成した場合には、接続孔の深さがＳＯＧ膜の膜
厚によって異なってしまう。

【０００７】夫々深さが異なる接続孔を、同一のエッチ
ング工程で層間絶縁膜に形成した場合には、加工マージ
ンが低下するという問題がある。つまり、接続孔の深さ
が浅い第１の接続孔内で第１層目の配線の表面が露出し
た後、接続孔の深さが深い第２の接続孔内で第１層目の
配線の表面が露出するまで、第１の接続孔内で露出する
第１層目の配線の表面がエッチャントにさらされるの
で、加工マージンが低下する。このように、層間絶縁膜
に接続孔を形成するためのエッチング工程で加工マージ
ンが低下した場合には、半導体集積回路装置の歩留りが
低下するという問題がある。

【０００８】本発明の目的は、半導体集積回路装置の製
造方法において、歩留りを向上することが可能な技術を
提供することにある。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１１】基板上の第１領域、該第１領域より高さが
低い第２領域の夫々の領域に、第１層目の第１配線、第
２配線の夫々を形成する工程と、該第１配線及び第２配
線上に、第２領域の膜厚が第１領域より厚い絶縁膜を形
成する工程と、前記第２配線上の絶縁膜の膜厚の一部を
等方性エッチングで除去する工程と、前記第１配線上の
絶縁膜の全部、前記第２配線上の絶縁膜の残部を異方性
エッチングで除去し、前記第１配線、第２配線の夫々の
表面を露出する接続孔を形成する工程と、前記第１配線
に絶縁膜の接続孔を通して接続される第２層目の第３配
線、前記第２配線に絶縁膜の接続孔を通して接続される
第２層目の第４配線の夫々を、前記絶縁膜上に形成する
工程とを備える。

【００１２】

【作用】前述した手段によれば、第２配線上の絶縁膜の
膜厚の一部を等方性エッチングで除去したことにより、
第２配線上の絶縁膜の残部の膜厚を、第１配線上の絶縁
膜の膜厚に近づけることができる。従って、第１配線上
の絶縁膜の全部、第２配線上の絶縁膜の残部を異方性エ
ッチング除去し、第１配線、第２配線の夫々を表面を露
出する接続孔を形成する工程でエッチングする絶縁膜の
膜厚が均等化されるので、絶縁膜に接続孔を形成する際
の加工マージンを拡大できる。絶縁膜に接続孔を形成す
る際の加工マージンを拡大できることにより、半導体集
積回路装置の製造方法において、歩留りを向上できる。

【００１３】更に、第２配線上の絶縁膜の膜厚の一部を
等方性エッチングで除去したことにより、この第２配線
の表面を露出する接続孔の端部の段差が低減されるの
で、第２層目の第４配線の被覆率を向上できる。これに
より、半導体集積回路装置の歩留りを向上できる。

【００１４】

【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。

【００１５】本発明の実施例のＤＲＡＭを有する半導体
集積回路装置の構成を、図１（要部断面図）を用いて説
明する。なお、図１では、メモリセルアレイ部及び直接
周辺回路部を中央及び右側に、間接周辺回路部を左側に
示す。

【００１６】図１に示すように、前記半導体集積回路装
置は、ｐ-型半導体基板１を主体に構成されている。こ
のｐ-型半導体基板１は、例えば、単結晶珪素で構成さ
れている。このｐ-型半導体基板１の主面部には、ｎ-型
ウェル領域２及びｐ-型ウェル領域３の夫々が設けられ
ている。

【００１７】前記ｎ-型ウェル領域２及びｐ-型ウェル領
域３の夫々の非活性領域の主面部には、素子間分離（フ
ィールド）絶縁膜５が設けられている。この素子間分離
絶縁膜５は、例えば、酸化珪素膜で構成されている。こ
の素子間分離絶縁膜５は、例えば、５００nm程度の膜厚
で構成されている。

【００１８】同図１の中央に示すように、メモリセルア
レイ部には、転送用ＭＩＳＦＥＴＱｔ及び容量素子Ｃの
夫々が設けられている。前記ＤＲＡＭのメモリセルは、
前記転送用ＭＩＳＦＥＴＱｔと容量素子Ｃの直列回路で
構成されている。容量素子Ｃは、情報としての電荷を蓄
積する。

【００１９】前記転送用ＭＩＳＦＥＴＱｔは、メモリセ
ルアレイ部において、前記ｐ-型ウェル領域３の主面部
に設けられている。この転送用ＭＩＳＦＥＴＱｔは、主
に、ゲート絶縁膜７、このゲート絶縁膜７上に設けられ
たゲート電極８、ソース領域及びドレイン領域の夫々か
ら構成されている。前記ゲート絶縁膜７は、前記ｐ-型
ウェル領域３の主面に設けられている。このゲート絶縁
膜７は、例えば、酸化珪素膜で構成されている。前記ゲ
ート電極８は、例えば、多結晶珪素膜で構成されてい
る。この多結晶珪素膜は第１層目のゲート材であり、例
えば、２５０nm程度の膜厚で構成されている。この多結
晶珪素膜中には、抵抗値を低減するために不純物が導入
されている。このゲート電極８は、ワード線と一体に構
成されている。このゲート電極８の上部には、絶縁膜９
が設けられている。この絶縁膜９は、例えば、酸化珪素
膜で構成されている。この酸化珪素膜は、例えば、４０
０nm程度の膜厚で構成されている。また、このゲート電
極８の側部には、サイドウォールスペーサ１３が設けら
れている。このサイドウォールスペーサ１３は、例え
ば、酸化珪素膜で構成されている。前記ソース領域及び
ドレイン領域は、一対のｎ-型半導体領域１０と一対の
ｎ+型半導体領域１４の夫々から構成されている。前記
一対のｎ-型半導体領域１０は、前記ゲート電極８に対
して自己整合で設けられている。前記一対のｎ+型半導
体領域１４は、前記サイドウォールスペーサ１３に対し
て自己整合で設けられている。このソース領域及びドレ
イン領域の一方には、前記容量素子Ｃの下部電極１６が
接続されている。

【００２０】前記容量素子Ｃは、主に、前記下部電極１
６、この下部電極１６上に電荷蓄積用絶縁膜１７を介し
て設けられた上部電極１８の夫々から構成されている。
つまり、この容量素子Ｃは、いわゆる、スタックト構造
で構成されている。前記下部電極１６及び上部電極１８
の夫々は、例えば、多結晶珪素膜で構成されている。

【００２１】前記下部電極１６を構成する多結晶珪素膜
は、第２層目のゲート材であり、２００nm程度の膜厚で
構成されている。前記上部電極１８を構成する多結晶珪
素膜は、第３層目のゲート材であり、２００nm程度の膜
厚で構成されている。これらの多結晶珪素膜中には、抵
抗値を低減するために不純物が導入されている。前記電
荷蓄積用絶縁膜１７は、例えば、酸化珪素膜で構成され
ている。

【００２２】同図１の右側に示すように、直接周辺回路
部には、ｎチャネルＭＩＳＦＥＴＱｎ及びｐチャネルＭ
ＩＳＦＥＴＱｐの夫々が設けられている。

【００２３】前記ｎチャネルＭＩＳＦＥＴＱｎは、前記
ｐ-型ウェル領域３の主面部に設けられている。このｎ
チャネルＭＩＳＦＥＴＱｎは、主に、ゲート絶縁膜７、
このゲート絶縁膜７上に設けられたゲート電極８、ソー
ス領域及びドレイン領域の夫々から構成されている。前
記ゲート絶縁膜７は、前記ｐ-型ウェル領域３の主面に
設けられている。前記ゲート電極８の上部には、絶縁膜
９が設けられている。このゲート電極８の側部には、サ
イドウォールスペーサ１３が設けられている。前記ソー
ス領域及びドレイン領域は、一対のｎ-型半導体領域１
０及び一対のｎ+型半導体領域１４の夫々から構成され
ている。前記一対のｎ-型半導体領１０は、前記ゲート
電極８に対して自己整合で設けられている。前記一対の
ｎ+型半導体領域１４は、前記サイドウォールスペーサ
１３に対して自己整合で設けられている。前記一対のｎ
+型半導体領域１４には、層間絶縁膜２０，２１の夫々
に形成された接続孔を通して、電極２５が接続されてい
る。この電極２５の一方は、前記ｐチャネルＭＩＳＦＥ
ＴＱｐのソース領域、ドレイン領域の一方に接続されて
いる。つまり、これらのｎチャネルＭＩＳＦＥＴＱｎ、
ｐチャネルＭＩＳＦＥＴＱｐの夫々は、相補型ＭＩＳＦ
ＥＴ（ＣＭＯＳ）を構成する。

【００２４】前記ｐチャネルＭＩＳＦＥＴＱｐは、前記
ｎ-型ウェル領域２の主面部に設けられている。このｐ
チャネルＭＩＳＦＥＴＱｐは、前記ｎチャネルＭＩＳＦ
ＥＴＱｎと導電型が異なるだけなので、構成の説明は省
略する。なお、このｐチャネルＭＩＳＦＥＴＱｐのソー
ス領域とドレイン領域は、一対のｐ-型半導体領域１１
及び一対のｐ+型半導体領域１５で構成されている。

【００２５】前記層間絶縁膜２０は、例えば、酸化珪素
膜で構成されている。この酸化珪素膜は、例えば、２０
０nm程度の膜厚で構成されている。前記層間絶縁膜２１
は、例えば、ＢＰＳＧ（Ｂoron Ｐhospho Ｓilicate
Ｇlass）膜で構成されている。このＢＰＳＧ膜は、例
えば、３００nm程度の膜厚で構成されている。これらの
層間絶縁膜２０，２１は、前記転送用ＭＩＳＦＥＴＱ
ｔ、容量素子Ｃ、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャ
ネルＭＩＳＦＥＴＱｐの夫々の上層に設けられている。
従って、特に素子が設けられていない、同図１の左側に
示す間接周辺回路部では、これらの層間絶縁膜２０，２
１の夫々は、前記素子間分離絶縁膜５上に直接接して設
けられている。

【００２６】前記電極２５は、前記層間絶縁膜２１上に
設けられている。この電極２５は、第１層目の配線を構
成する。この電極２５は、例えば、アルミニウム膜また
は珪素と銅が添加されたアルニウム合金膜で構成されて
いる。この電極２５は、例えば、５００nm程度の膜厚で
構成されている。

【００２７】前記電極２５の上層には、層間絶縁膜３０
が設けられている。この層間絶縁膜３０は、下層側か
ら、窒化珪素膜２７、ＳＯＧ膜２８、酸化珪素膜２９の
夫々を積層した積層膜で構成されている。前記窒化珪素
膜２７は、例えば、２００nm程度の膜厚で構成されてい
る。前記ＳＯＧ膜２８は、例えば、２００nm程度の膜厚
で構成されている。前記酸化珪素膜２９は、例えば、４
００nm程度の膜厚で構成されている。

【００２８】前記ｎチャネルＭＩＳＦＥＴＱｐ、ｐチャ
ネルＭＩＳＦＥＴＱｐの夫々の電極２５には、層間絶縁
膜３０に形成された接続孔３４を通して、第２層目の配
線３６が接続されている。この配線３６は、例えば、ア
ルミニウム膜または珪素と銅が添加されたアルニウム合
金膜を主体に構成されている。この配線３６は、例え
ば、８００nm程度の膜厚で構成されている。また、この
配線３６を構成するアルミニウム膜またはアルミニウム
合金膜の下層に、高融点金属珪化膜例えばモリブデンシ
リサイド（ＭoＳi）膜を設けても良い。また、前記接続
孔３４の端部には、凹部３２が形成されている。この凹
部３２により、前記接続孔３４の端部の段差は低減され
ている。

【００２９】同図１の左側に示すように、前記間接周辺
回路部において、前記層間絶縁膜２１の上層には、第１
層目の配線２５が設けられている。この第１層目の配線
２５には、前記層間絶縁膜３０の接続孔３４を通して、
第２層目の配線３６が接続されている。

【００３０】次に、前記半導体集積回路装置の製造方法
を図２乃至図６（前記図１に示す領域を工程の一部で示
す要部断面図）を用いて説明する。

【００３１】まず、ｐ-型半導体基板１の主面部に、ｎ-
型ウェル領域２、ｐ-型ウェル領域３の夫々を形成す
る。次に、これらのｎ-型ウェル領域２及びｐ-型ウェル
領域３の夫々の非活性領域の主面を選択的に熱酸化し、
素子間分離絶縁膜５を形成する。この後、前記ｎ-型ウ
ェル領域２及びｐ-型ウェル領域３の夫々の活性領域の
主面を熱酸化し、ゲート絶縁膜７を形成する。

【００３２】次に、第１層目のゲート材である多結晶珪
素膜を形成する。次に、この多結晶珪素膜中に不純物を
導入する。次に、この多結晶珪素膜をパターンニング
し、転送用ＭＩＳＦＥＴＱｔ、ｎチャネルＭＩＳＦＥＴ
Ｑｎ、ｐチャネルＭＩＳＦＥＴＱｐの夫々のゲート電極
８を形成する。次に、このゲート電極８を不純物導入用
のマスクとして、不純物を選択的に導入し、一対のｎ-
型半導体領域１０、一対のｐ-型半導体領域１１の夫々
を形成する。

【００３３】次に、前記ゲート電極８の側部に、サイド
ウォールスペーサ１３を形成する。この後、このサイド
ウォールスペーサ１３を不純物導入用のマスクして、不
純物を選択的に導入し、図２に示すように、一対のｎ+
型半導体領域１４及び一対のｐ+型半導体領域１５の夫
々を形成する。

【００３４】次に、第２層目のゲート材である多結晶珪
素膜を形成する。次に、この多結晶珪素膜中に不純物を
導入する。次に、この多結晶珪素膜をパターンニング
し、容量素子Ｃの下部電極１６を形成する。次に、この
下部電極１６上に、電荷蓄積用絶縁膜１７を構成する酸
化珪素膜を形成する。次に、この酸化珪素膜の上層に、
第３層目のゲート材である多結晶珪素膜を形成する。次
に、この多結晶珪素膜中に不純物を導入する。この後、
この多結晶珪素膜及び前記酸化珪素膜の夫々をパターン
ニングし、容量素子Ｃの電荷蓄積用絶縁膜１７及び上部
電極１８の夫々を形成する。

【００３５】次に、例えば、ＣＶＤ法で酸化珪素膜を堆
積し、層間絶縁膜２０を形成する。次に、例えば、ＣＶ
Ｄ法でＢＰＳＧ膜を堆積し、層間絶縁膜２１を形成す
る。次に、これらの層間絶縁膜２０，２１の膜厚の一部
を、等方性エッチングで除去し、凹部２２を形成する。
この後、これらの層間絶縁膜２０，２１の夫々の膜厚の
残部を異方性エッチングで除去し、前記ｎチャネルＭＩ
ＳＦＥＴＱｎのｎ+型半導体領域１４及び前記ｐチャネ
ルＭＩＳＦＥＴＱｐのｐ+型半導体領域１５の夫々の表
面を露出する接続孔２３を形成する。前記凹部２２と接
続孔２３の夫々は、同一のエッチングマスクを用いて形
成される。前記凹部２２を形成することよりり、接続孔
２３の端部の段差を低減することができる。次に、例え
ば、アルミニウム膜またはアルミニウム合金膜を形成す
る。この際、前記接続孔２３の端部の段差が低減されて
いることにより、アルミニウム膜またはアルミニウム合
金膜の被覆率を向上できるので、半導体集積回路装置の
歩留りを向上できる。この後、このアルミニウム膜また
はアルミニウム合金膜をパターンニングし、図３に示す
ように、ｎチャネルＭＩＳＦＥＴＱｎ及びｐチャネルＭ
ＩＳＦＥＴＱｐの夫々の電極２５を形成する。この電極
２５は、前記接続孔２３を通して、前記ｎ+型半導体領
域１４、ｐ+型半導体領域１５に接続される。また、こ
の工程で、同図３の左側に示すように、周辺回路部の層
間絶縁膜２１上に、第１層目の配線２５が形成される。

【００３６】次に、前記電極または配線２５の上層に、
例えば、プラズマＣＶＤ法で窒化珪素膜２７を堆積す
る。この窒化珪素膜２７の下層には、前記転送用ＭＩＳ
ＦＥＴＱｔ、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネル
ＭＩＳＦＥＴＱｐ、電極または配線２５の夫々が形成さ
れているので、この窒化珪素膜２７の表面には、これら
の素子、電極または配線２５の表面形状に対応した段差
が形成されている。

【００３７】次に、例えば、ＳＯＧ膜２８を塗布する。
このＳＯＧ膜２８を塗布することにより、前記窒化珪素
膜２７の表面段差内は、このＳＯＧ膜２８で埋込まれ
る。次に、例えば、フォトレジスト膜を塗布した後、異
方性エッチングでこれらのフォトレジスト膜及びＳＯＧ
２８の夫々をエッチング（エッチングバック）する。こ
の後、フォトレジスト膜を除去する。この工程により、
ＳＯＧ膜２８の表面が平坦化される。このため、窒化珪
素膜２７の表面段差が大きい領域ではＳＯＧ膜２８の膜
厚は厚く、窒化珪素膜２７の表面段差が小さい領域では
ＳＯＧ膜２８の膜厚は薄く形成される。

【００３８】次に、例えば、ＣＶＤ法で酸化珪素膜２９
を堆積することにより、図４に示すように、層間絶縁膜
３０が形成される。

【００３９】次に、図５に示すように、フォトレジスト
膜３１をマスクとして、メモリセルアレイ部及び直接周
辺回路部の電極２５上の層間絶縁膜３０の膜厚の一部
を、等方性エッチングで除去し、凹部３２を形成する。
凹部３２を形成する領域は、第１層目の配線または電極
２５上のＳＯＧ膜２８の膜厚が厚い領域、すなわち、前
記窒化珪素膜２７の表面段差が大きい領域である。この
後、前記フォトレジスト膜３１を除去する。このよう
に、電極２５上の層間絶縁膜３０の膜厚の一部を等方性
エッチングで除去したことにより、電極２５上の層間絶
縁膜３０の膜厚を、間接周辺回路部の第１層目の配線２
５上の層間絶縁膜３０の膜厚に近づけることができる。

【００４０】次に、図６に示すように、フォトレジスト
膜３３をマスクとして、前記間接周辺回路部の第１層目
の配線２５上の層間絶縁膜３０の全部、メモリセルアレ
イ部及び直接周辺回路部の電極２５上の層間絶縁膜３０
の膜厚の残部を異方性エッチングで除去し、前記配線ま
たは電極２５の表面を露出する接続孔３４を形成する。
この後、前記フォトレジスト膜３３を除去する。ここ
で、前述したように、前記ＳＯＧ膜２８の膜厚が厚い領
域では、層間絶縁膜３０の膜厚の一部を等方性エッチン
グで除去したことにより、層間絶縁膜３０の膜厚が均等
化されているので、接続孔３４の深さは均等化される。
従って、接続孔３４を形成する際の加工マージンを拡大
できるので、半導体集積回路装置の製造方法において、
歩留りを向上できる。

【００４１】次に、例えば、アルミニウム膜を形成後パ
ターンニングし、前記図１に示すように、第２層目の配
線３６を形成する。この配線３６は、前記接続孔３４を
通して、前記電極または配線２５に電気的に接続され
る。前記層間絶縁膜３０の膜厚の一部を等方性エッチン
グで除去し、凹部３２を形成したことにより、前記接続
孔３４の端部の段差は低減されているので、配線３６の
被覆率を向上できる。これにより、半導体集積回路装置
の歩留りを向上できる。

【００４２】なお、本実施例では、層間絶縁膜３０を形
成した後、この層間絶縁膜３０の膜厚の一部を等方性エ
ッチングで除去する例を示したが、前記ＳＯＧ膜２８を
塗布する工程の後、メモリセルアレイ部及び直接周辺回
路部の電極２５上のＳＯＧ膜２８の膜厚の一部を等方性
エッチングで除去し、凹部を形成するようにしても良
い。この場合には、まず、ＳＯＧ膜２８を塗布する。次
に、ＳＯＧ膜２８に凹部を形成する。次に、フォトレジ
スト膜を塗布する。次に、これらのフォトレジスト膜及
びＳＯＧ膜２８の夫々を、異方性エッチングで均等にエ
ッチングする。次に、フォトレジスト膜を除去する。次
に、前記酸化珪素膜２９を堆積し層間絶縁膜３０を形成
する。この後、前記図６に示す工程以後を行なえば良
い。

【００４３】〔実施例２〕本発明の実施例２の半導体集
積回路装置の製造方法は、前記実施例１の半導体集積回
路装置の製造方法において、前記ＳＯＧ膜２８が厚く形
成される領域の電極２５上に、予め、アルミニウム膜ま
たはアルミニウム合金膜を形成しておき、この後、前記
層間絶縁膜３０を形成するものである。この構成によれ
ば、電極２５上に形成したアルミニウム膜の膜厚に相当
する分、前記ＳＯＧ膜２８の膜厚が薄くなるので、メモ
リセルアレイ部及び直接周辺回路部の電極２５上の層間
絶縁膜３０、間接周辺回路部の第１層目の配線２５上の
層間絶縁膜３０の夫々の厚みを均等化し、接続孔３４を
形成する際の加工マージンを拡大できる。これより、前
記実施例１と同様に、半導体集積回路装置の製造方法に
おいて、歩留りを向上できる。本実施例２の製造方法で
は、前記図５に示す工程すなわち凹部３２を形成する工
程を省略できる。なお、前記電極２５上には、アルミニ
ウム膜またはアルミニウム合金膜以外の導電膜を形成し
ても良い。

【００４４】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。

【００４５】例えば、前記実施例１乃至実施例３では、
ＤＲＡＭのメモリセルを有する半導体集積回路装置を示
したが、本発明は、他のメモリセル例えばＳＲＡＭ、Ｅ
ＰＲＯＭ、ＥＥＰＲＯＭ等のメモリセルを有する半導体
集積路装置の製造方法、または、論理回路を有する半導
体集積回路装置の製造方法に適用できる。

【００４６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００４７】半導体集積回路装置の製造方法において、
歩留りを向上できる。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体集積回路装置の要部
断面図。

【図２】前記図１に示す領域を工程毎に示す要部断面
図。

【図３】前記図１に示す領域を工程毎に示す要部断面
図。

【図４】前記図１に示す領域を工程毎に示す要部断面
図。

【図５】前記図１に示す領域を工程毎に示す要部断面
図。

【図６】前記図１に示す領域を工程毎に示す要部断面
図。

【符号の説明】

１…ｐ-型半導体基板、２…ｎ-型ウェル領域、３…ｐ-
型ウェル領域、５…素子間分離絶縁膜、７…ゲート絶縁
膜、８…ゲート電極、９…絶縁膜、１０…ｎ-型半導体
領域、１１…ｐ-型半導体領域、１３…サイドウォール
スペーサ、１４…ｎ+型半導体領域、１５…ｐ+型半導体
領域、１６…下部電極、１７…電荷蓄積用絶縁膜、１８
…上部電極、２０,２１,３０…層間絶縁膜、２５…電
極,第１層目の配線、２７…窒化珪素膜、２８…ＳＯＧ
膜、２９…酸化珪素膜、３２…凹部、３４…接続孔、３
６…第２層目の配線。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 基板上の第１領域、該第１領域より高さ
   が低い第２領域の夫々の領域に、第１層目の第１配線、
   第２配線の夫々を形成する工程と、該第１配線及び第２
   配線上に、第２領域の膜厚が第１領域より厚い絶縁膜を
   形成する工程と、前記第２配線上の絶縁膜の膜厚の一部
   を等方性エッチングで除去する工程と、前記第１配線上
   の絶縁膜の全部、前記第２配線上の絶縁膜の残部を異方
   性エッチングで除去し、前記第１配線、第２配線の夫々
   の表面を露出する接続孔を形成する工程と、前記第１配
   線に絶縁膜の接続孔を通して接続される第２層目の第３
   配線、前記第２配線に絶縁膜の接続孔を通して接続され
   る第２層目の第４配線の夫々を、前記絶縁膜上に形成す
   る工程とを備えたことを特徴とする半導体集積回路装置
   の製造方法。