JPH05298240A - ダイレクト・メモリ・アクセス・コントローラ - Google Patents
ダイレクト・メモリ・アクセス・コントローラInfo
- Publication number
- JPH05298240A JPH05298240A JP9917892A JP9917892A JPH05298240A JP H05298240 A JPH05298240 A JP H05298240A JP 9917892 A JP9917892 A JP 9917892A JP 9917892 A JP9917892 A JP 9917892A JP H05298240 A JPH05298240 A JP H05298240A
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- JP
- Japan
- Prior art keywords
- dma
- transfer information
- data
- register
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- Prior art date
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- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 複数チャネルのダイレクト・メモリ・アクセ
ス（ＤＭＡ）を実行することが可能で、外部ＲＡＭに格
納された転送情報を内部レジスタに読み込み、ＤＭＡ終
了時に更新された転送情報のみを外部ＲＡＭに書き戻す
ことにより、ＤＭＡの処理時間を短縮する。 【構成】 ソース・アドレス、ディストネーション・ア
ドレス、転送データ数、ＤＭＡコントロール・データな
どの転送情報が格納されている外部ＲＡＭのアドレスを
示すレジスタ１１と、転送情報を格納する内部レジスタ
１２と、内部レジスタごとにそのデータが更新されたこ
とを示す更新フラグ１３と、ＤＭＡコントロール・デー
タに応じて内部レジスタ１２のデータを更新するレジス
タ・コントロール部１４と、転送情報に応じてバスを制
御しＤＭＡサイクルを実行するバスコントロール部１５
を設け、ＤＭＡ終了時、転送情報の中で更新されたもの
だけを外部ＲＡＭに書き戻すよう構成する。
ス（ＤＭＡ）を実行することが可能で、外部ＲＡＭに格
納された転送情報を内部レジスタに読み込み、ＤＭＡ終
了時に更新された転送情報のみを外部ＲＡＭに書き戻す
ことにより、ＤＭＡの処理時間を短縮する。 【構成】 ソース・アドレス、ディストネーション・ア
ドレス、転送データ数、ＤＭＡコントロール・データな
どの転送情報が格納されている外部ＲＡＭのアドレスを
示すレジスタ１１と、転送情報を格納する内部レジスタ
１２と、内部レジスタごとにそのデータが更新されたこ
とを示す更新フラグ１３と、ＤＭＡコントロール・デー
タに応じて内部レジスタ１２のデータを更新するレジス
タ・コントロール部１４と、転送情報に応じてバスを制
御しＤＭＡサイクルを実行するバスコントロール部１５
を設け、ＤＭＡ終了時、転送情報の中で更新されたもの
だけを外部ＲＡＭに書き戻すよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
システムのダイレクト・メモリ・アクセス・コントロー
ラ（以下、ＤＭＡＣと略す）に関する。
システムのダイレクト・メモリ・アクセス・コントロー
ラ（以下、ＤＭＡＣと略す）に関する。
【０００２】
【従来の技術】近年、マイクロコンピュータシステムに
おけるダイレクト・メモリ・アクセス（以下、ＤＭＡと
略す）機能の高速化が要求されてきた。
おけるダイレクト・メモリ・アクセス（以下、ＤＭＡと
略す）機能の高速化が要求されてきた。
【０００３】従来のＤＭＡＣは複数チャネルのＤＭＡを
実行することが可能で、外部ＲＡＭに格納された転送情
報を内部レジスタに読み込みＤＭＡを実行し、読み込ん
だ転送情報が更新されなくても、ＤＭＡの終了時にすべ
ての転送情報を外部ＲＡＭへ書き戻していた。
実行することが可能で、外部ＲＡＭに格納された転送情
報を内部レジスタに読み込みＤＭＡを実行し、読み込ん
だ転送情報が更新されなくても、ＤＭＡの終了時にすべ
ての転送情報を外部ＲＡＭへ書き戻していた。
【０００４】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、更新がなかった転送情報も外部ＲＡＭへ書
き戻すという無意味な処理をするため、データ転送の高
速化を目的にＤＭＡを使用しようとするにもかかわら
ず、データ転送速度を下げてしまうという問題点を有し
ていた。
の構成では、更新がなかった転送情報も外部ＲＡＭへ書
き戻すという無意味な処理をするため、データ転送の高
速化を目的にＤＭＡを使用しようとするにもかかわら
ず、データ転送速度を下げてしまうという問題点を有し
ていた。
【０００５】本発明は上記従来の問題点を解決するもの
で、ＤＭＡの処理時間を短縮して高速処理できるダイレ
クト・メモリ・アクセス・コントローラを提供すること
を目的とする。
で、ＤＭＡの処理時間を短縮して高速処理できるダイレ
クト・メモリ・アクセス・コントローラを提供すること
を目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明のＤＭＡＣは、ソース・アドレス、ディストネ
ーション・アドレス、転送データ数、ＤＭＡコントロー
ル・データなどの転送情報が格納されている外部ＲＡＭ
のアドレスを示すレジスタと、転送情報を格納する内部
レジスタと、内部レジスタごとにそのデータが更新され
たことを示す更新フラグと、ＤＭＡコントロール・デー
タに応じて内部レジスタのデータすなわち転送情報を更
新するレジスタ・コントロール部と、上記転送情報に応
じてバスを制御しＤＭＡサイクルを実行するバスコント
ロール部よりなる構成を有している。
に本発明のＤＭＡＣは、ソース・アドレス、ディストネ
ーション・アドレス、転送データ数、ＤＭＡコントロー
ル・データなどの転送情報が格納されている外部ＲＡＭ
のアドレスを示すレジスタと、転送情報を格納する内部
レジスタと、内部レジスタごとにそのデータが更新され
たことを示す更新フラグと、ＤＭＡコントロール・デー
タに応じて内部レジスタのデータすなわち転送情報を更
新するレジスタ・コントロール部と、上記転送情報に応
じてバスを制御しＤＭＡサイクルを実行するバスコント
ロール部よりなる構成を有している。
【０００７】
【作用】本発明は上記した構成において、外部からＤＭ
Ａ要求があると、転送情報が格納されている外部ＲＡＭ
のアドレスを示すレジスタにしたがい、外部ＲＡＭから
転送情報、たとえばソース・アドレス、ディストネーシ
ョン・アドレス、転送データ数、ＤＭＡコントロール・
データを内部レジスタに読み込みＤＭＡを実行する。Ｄ
ＭＡが実行されると、ＤＭＡコントロール・データにし
たがい内部レジスタは更新される。たとえば、ＤＭＡコ
ントロール・データを、「ソース・アドレスをＤＭＡご
とに＋１とする。」、「ディストネーション・アドレス
を固定とする」と設定した場合、ＤＭＡが実行されると
ソース・アドレスは＋１されると同時に更新フラグが更
新ありに設定され、ディストネーション・アドレスは変
化なしで更新フラグも更新なしに維持される。そのの
ち、更新フラグが更新ありに設定されたソース・アドレ
スは外部ＲＡＭに書き戻され、更新フラグが更新なしを
維持しているディストネーション・アドレスは外部ＲＡ
Ｍに書き戻されないこととなる。
Ａ要求があると、転送情報が格納されている外部ＲＡＭ
のアドレスを示すレジスタにしたがい、外部ＲＡＭから
転送情報、たとえばソース・アドレス、ディストネーシ
ョン・アドレス、転送データ数、ＤＭＡコントロール・
データを内部レジスタに読み込みＤＭＡを実行する。Ｄ
ＭＡが実行されると、ＤＭＡコントロール・データにし
たがい内部レジスタは更新される。たとえば、ＤＭＡコ
ントロール・データを、「ソース・アドレスをＤＭＡご
とに＋１とする。」、「ディストネーション・アドレス
を固定とする」と設定した場合、ＤＭＡが実行されると
ソース・アドレスは＋１されると同時に更新フラグが更
新ありに設定され、ディストネーション・アドレスは変
化なしで更新フラグも更新なしに維持される。そのの
ち、更新フラグが更新ありに設定されたソース・アドレ
スは外部ＲＡＭに書き戻され、更新フラグが更新なしを
維持しているディストネーション・アドレスは外部ＲＡ
Ｍに書き戻されないこととなる。
【０００８】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１に示すように本実施例のダイレ
クト・メモリ・アクセス・コントローラ（ＤＭＡＣ）１
０は、ソース・アドレス、ディストネーション・アドレ
ス、転送データ数、ＤＭＡコントロール・データなどの
転送情報が格納されている外部ＲＡＭのアドレスを示す
ｎ個のレジスタ１１と、転送情報を格納する内部レジス
タ１２と、内部レジスタごとにそのデータが更新された
ことを示す更新フラグ１３と、ＤＭＡコントロール・デ
ータに応じて内部レジスタのデータすなわち転送情報を
更新するレジスタ・コントロール部１４と、転送情報に
応じてコントロールバス１とアドレスバス２とデータバ
ス３を制御しＤＭＡサイクルを実行するバスコントロー
ル部１５と、転送情報が格納されている外部ＲＡＭのア
ドレスを示すｎ個のレジスタ１１に対応したｎ個のＤＭ
Ａの要求ｓ１〜ｓｎから構成される。
しながら説明する。図１に示すように本実施例のダイレ
クト・メモリ・アクセス・コントローラ（ＤＭＡＣ）１
０は、ソース・アドレス、ディストネーション・アドレ
ス、転送データ数、ＤＭＡコントロール・データなどの
転送情報が格納されている外部ＲＡＭのアドレスを示す
ｎ個のレジスタ１１と、転送情報を格納する内部レジス
タ１２と、内部レジスタごとにそのデータが更新された
ことを示す更新フラグ１３と、ＤＭＡコントロール・デ
ータに応じて内部レジスタのデータすなわち転送情報を
更新するレジスタ・コントロール部１４と、転送情報に
応じてコントロールバス１とアドレスバス２とデータバ
ス３を制御しＤＭＡサイクルを実行するバスコントロー
ル部１５と、転送情報が格納されている外部ＲＡＭのア
ドレスを示すｎ個のレジスタ１１に対応したｎ個のＤＭ
Ａの要求ｓ１〜ｓｎから構成される。
【０００９】また、図２に示すように本発明のＤＭＡＣ
１０を利用したマイクロコンピュータシステムは、転送
情報や転送データが格納され、またＣＰＵ２０のワーク
エリアとなる外部メモリのＲＡＭ２１と、プログラムを
格納するＲＯＭ２２と、通信ＬＳＩなどのＤＭＡの要求
をするＬＳＩ２３から構成される。ＬＳＩ２３からＤＭ
Ａの要求信号ｓ１がオンになると、ＤＭＡＣ１０はＣＰ
Ｕ２０へバスを要求（ＢＵＳＲＥＱをオン）し、ＣＰＵ
２０がバスを解放する（ＡＣＫをオン）と、ＤＭＡＣ１
０はＤＭＡを開始する。
１０を利用したマイクロコンピュータシステムは、転送
情報や転送データが格納され、またＣＰＵ２０のワーク
エリアとなる外部メモリのＲＡＭ２１と、プログラムを
格納するＲＯＭ２２と、通信ＬＳＩなどのＤＭＡの要求
をするＬＳＩ２３から構成される。ＬＳＩ２３からＤＭ
Ａの要求信号ｓ１がオンになると、ＤＭＡＣ１０はＣＰ
Ｕ２０へバスを要求（ＢＵＳＲＥＱをオン）し、ＣＰＵ
２０がバスを解放する（ＡＣＫをオン）と、ＤＭＡＣ１
０はＤＭＡを開始する。
【００１０】以上のように構成されたＤＭＡＣ１０につ
いて、以下その動作を図１，図２および図３を用いて説
明する。まず、ＤＭＡの要求信号ｓ１がオンになると、
ＤＭＡＣ１０はＣＰＵ２０へバスを要求し（ＢＵＳＲＥ
Ｑ）、ＣＰＵ２０がバスを解放すると、ＤＭＡを開始す
る。図３（ａ）に示すように、状態１の初期状態のあと
で、ＤＭＡＣ１０は、転送情報データが格納されている
外部ＲＡＭのアドレスを示すレジスタ１１にしたがい、
外部ＲＡＭから転送情報データ、たとえばソース・アド
レスＳＡ、ディストネーション・アドレスＤＡ、転送デ
ータ数Ｍ、ＤＭＡコントロール・データを内部レジスタ
１２に読み込む。そして、図３（ｂ）のように同時に更
新フラグ１３を更新なしに初期化する。そして、ＤＭＡ
を実行すると、図３（ｃ）のようにＤＭＡコントロール
・データにしたがい内部レジスタ１２は更新される。た
とえば、ＤＭＡコントロール・データを、「ソース・ア
ドレスをＤＭＡごとに＋１とする。」、「ディストネー
ション・アドレスを固定とする。」と設定した場合、Ｄ
ＭＡが実行されるとソース・アドレスはＳＡ＋１となる
と同時に更新フラグ１３が更新ありに設定され、ディス
トネーション・アドレスはＤＡに維持され更新フラグ１
３も更新なしに維持され、転送データ数はＭ−１となる
と同時に更新フラグ１３が更新ありに設定される。その
のち、図３（ｄ）に示すように、更新フラグが更新あり
に設定されたソース・アドレスのＳＡ＋１と転送データ
数のＭ−１は外部ＲＡＭに書き戻され、更新フラグ１３
が更新なしを維持しているディストネーション・アドレ
スのＤＡは外部ＲＡＭ２１に書き戻されない。以上によ
りＤＭＡを終了する。
いて、以下その動作を図１，図２および図３を用いて説
明する。まず、ＤＭＡの要求信号ｓ１がオンになると、
ＤＭＡＣ１０はＣＰＵ２０へバスを要求し（ＢＵＳＲＥ
Ｑ）、ＣＰＵ２０がバスを解放すると、ＤＭＡを開始す
る。図３（ａ）に示すように、状態１の初期状態のあと
で、ＤＭＡＣ１０は、転送情報データが格納されている
外部ＲＡＭのアドレスを示すレジスタ１１にしたがい、
外部ＲＡＭから転送情報データ、たとえばソース・アド
レスＳＡ、ディストネーション・アドレスＤＡ、転送デ
ータ数Ｍ、ＤＭＡコントロール・データを内部レジスタ
１２に読み込む。そして、図３（ｂ）のように同時に更
新フラグ１３を更新なしに初期化する。そして、ＤＭＡ
を実行すると、図３（ｃ）のようにＤＭＡコントロール
・データにしたがい内部レジスタ１２は更新される。た
とえば、ＤＭＡコントロール・データを、「ソース・ア
ドレスをＤＭＡごとに＋１とする。」、「ディストネー
ション・アドレスを固定とする。」と設定した場合、Ｄ
ＭＡが実行されるとソース・アドレスはＳＡ＋１となる
と同時に更新フラグ１３が更新ありに設定され、ディス
トネーション・アドレスはＤＡに維持され更新フラグ１
３も更新なしに維持され、転送データ数はＭ−１となる
と同時に更新フラグ１３が更新ありに設定される。その
のち、図３（ｄ）に示すように、更新フラグが更新あり
に設定されたソース・アドレスのＳＡ＋１と転送データ
数のＭ−１は外部ＲＡＭに書き戻され、更新フラグ１３
が更新なしを維持しているディストネーション・アドレ
スのＤＡは外部ＲＡＭ２１に書き戻されない。以上によ
りＤＭＡを終了する。
【００１１】
【発明の効果】以上の実施例から明らかなように、本発
明によれば更新のなかった転送情報を外部ＲＡＭへ書き
戻すというような無意味な処理を行わないため、データ
転送の高速化が図れ、システム全体の処理能力が向上す
る優れたダイレクト・メモリ・アクセス・コントローラ
を実現できるものである。
明によれば更新のなかった転送情報を外部ＲＡＭへ書き
戻すというような無意味な処理を行わないため、データ
転送の高速化が図れ、システム全体の処理能力が向上す
る優れたダイレクト・メモリ・アクセス・コントローラ
を実現できるものである。
【図１】本発明の一実施例のダイレクト・アクセス・コ
ントローラのブロック図
ントローラのブロック図
【図２】同ダイレクト・アクセス・コントローラを利用
したマイクロコンピュータシステムのブロック図
したマイクロコンピュータシステムのブロック図
【図３】外部メモリと内部レジスタと更新フラグのデー
タの変化を示す説明図
タの変化を示す説明図
１０ ダイレクト・メモリ・アクセス・コントローラ
（ＤＭＡＣ） １１ レジスタ １２ 内部レジスタ １３ 更新フラグ １４ レジスタ・コントロール部 １５ バスコントロール部
（ＤＭＡＣ） １１ レジスタ １２ 内部レジスタ １３ 更新フラグ １４ レジスタ・コントロール部 １５ バスコントロール部
Claims (1)
- 【請求項１】複数チャネルのダイレクト・メモリ・アク
セス（以下、ＤＭＡと略す）を実行することが可能で、
外部ＲＡＭに格納されたソース・アドレス、ディストネ
ーション・アドレス、転送データ数、ＤＭＡコントロー
ル・データの転送情報を内部レジスタに読み込み、転送
情報が格納されている上記外部ＲＡＭのアドレスを示す
レジスタと、上記転送情報を格納する内部レジスタと、
内部レジスタごとにそのデータが更新されたことを示す
更新フラグと、上記ＤＭＡコントロール・データに応じ
て内部レジスタデータの転送情報を更新するレジスタ・
コントロール部と、上記転送情報に応じてバスを制御し
ＤＭＡサイクルを実行するバスコントロール部を設け、
ＤＭＡ終了時、上記転送情報の中で更新されたものだけ
を外部ＲＡＭに書き戻すようにしたダイレクト・メモリ
・アクセス・コントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9917892A JPH05298240A (ja) | 1992-04-20 | 1992-04-20 | ダイレクト・メモリ・アクセス・コントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9917892A JPH05298240A (ja) | 1992-04-20 | 1992-04-20 | ダイレクト・メモリ・アクセス・コントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05298240A true JPH05298240A (ja) | 1993-11-12 |
Family
ID=14240401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9917892A Pending JPH05298240A (ja) | 1992-04-20 | 1992-04-20 | ダイレクト・メモリ・アクセス・コントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05298240A (ja) |
-
1992
- 1992-04-20 JP JP9917892A patent/JPH05298240A/ja active Pending
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