JPH05297045A - 半田付けチェック方法 - Google Patents
半田付けチェック方法Info
- Publication number
- JPH05297045A JPH05297045A JP4099970A JP9997092A JPH05297045A JP H05297045 A JPH05297045 A JP H05297045A JP 4099970 A JP4099970 A JP 4099970A JP 9997092 A JP9997092 A JP 9997092A JP H05297045 A JPH05297045 A JP H05297045A
- Authority
- JP
- Japan
- Prior art keywords
- pins
- soldering
- output
- clock generator
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
Abstract
(57)【要約】
【目的】 複数のパターンＡ０〜Ａ１５，Ｄ０〜Ｄ７夫
々にて接続されている、ＣＰＵ２１０を内蔵するＣＰＵ
ＩＣ２００のピン１〜２４とメモリＩＣ３００のピン３
１〜５４の各ピンの半田付けチェック方法に関し、比較
的容易な半田付けチェック方法の提供を目的とする。 【構成】 ＣＰＵＩＣ２００内に、該複数のパターン数
だけ周波数が異なるクロックを出力する端子を持つクロ
ック発生器２２０と、モード切替信号によりＣＰＵＩＣ
２００のピン１〜２４夫々を、クロック発生器２２０の
各出力端子又はＣＰＵ２１０の各バスに切り替え接続す
る切替スイッチ８１〜１０４とを備え、各ピンの半田付
けをチェックする場合は、モード切替信号によりＣＰＵ
ＩＣ２００のピン１〜２４夫々を、クロック発生器２２
０の各出力端子に接続するようにし、ＣＰＵＩＣ２００
のピン１〜２４夫々及びメモリＩＣ３００のピン３１〜
５４夫々の波形の観察を行う構成とする。
々にて接続されている、ＣＰＵ２１０を内蔵するＣＰＵ
ＩＣ２００のピン１〜２４とメモリＩＣ３００のピン３
１〜５４の各ピンの半田付けチェック方法に関し、比較
的容易な半田付けチェック方法の提供を目的とする。 【構成】 ＣＰＵＩＣ２００内に、該複数のパターン数
だけ周波数が異なるクロックを出力する端子を持つクロ
ック発生器２２０と、モード切替信号によりＣＰＵＩＣ
２００のピン１〜２４夫々を、クロック発生器２２０の
各出力端子又はＣＰＵ２１０の各バスに切り替え接続す
る切替スイッチ８１〜１０４とを備え、各ピンの半田付
けをチェックする場合は、モード切替信号によりＣＰＵ
ＩＣ２００のピン１〜２４夫々を、クロック発生器２２
０の各出力端子に接続するようにし、ＣＰＵＩＣ２００
のピン１〜２４夫々及びメモリＩＣ３００のピン３１〜
５４夫々の波形の観察を行う構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、各ピンがパターンにて
接続されたＣＰＵＩＣ及びメモリＩＣが実装されたプリ
ント板等にて、パターンにて接続された各ピンの半田付
けをチェックする半田付けチェック方法に関する。
接続されたＣＰＵＩＣ及びメモリＩＣが実装されたプリ
ント板等にて、パターンにて接続された各ピンの半田付
けをチェックする半田付けチェック方法に関する。
【０００２】
【従来の技術】ＣＰＵを内蔵するＣＰＵＩＣ及びメモリ
を内蔵するメモリＩＣがプリント板に実装されると、Ｃ
ＰＵＩＣの各ピンとメモリＩＣの各ピン間は、アドレス
バス及びデータバスを構成するパターンにて接続され
る。
を内蔵するメモリＩＣがプリント板に実装されると、Ｃ
ＰＵＩＣの各ピンとメモリＩＣの各ピン間は、アドレス
バス及びデータバスを構成するパターンにて接続され
る。
【０００３】近年益々装置の小形化が求められ部品の小
形化が進み、これに伴いＩＣのピンも小さくなり又間隔
が狭くなりピンの半田付け不良が多くなってきた。ピン
の半田付け不良としてはパターンとピン間が半田付けさ
れていなかったり、ピン間に半田ブリッチが発生するの
が主である。
形化が進み、これに伴いＩＣのピンも小さくなり又間隔
が狭くなりピンの半田付け不良が多くなってきた。ピン
の半田付け不良としてはパターンとピン間が半田付けさ
れていなかったり、ピン間に半田ブリッチが発生するの
が主である。
【０００４】ピンの半田付け不良が発生すると、ＣＰＵ
が暴走し、半田付け不良のピンを含む複数のピンにはラ
ンダムな波形が出力される為に、ピンにプローブを接触
させオシロスコープにて波形を見ることで半田付け不良
個所を見つけるのは困難であるので、目視検査を併用し
て半田付けのチェックを行っていた。
が暴走し、半田付け不良のピンを含む複数のピンにはラ
ンダムな波形が出力される為に、ピンにプローブを接触
させオシロスコープにて波形を見ることで半田付け不良
個所を見つけるのは困難であるので、目視検査を併用し
て半田付けのチェックを行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、ピンが
小さくなつた為に目視検査では十分な半田付けチェック
が出来ず、又上記のピンにプローブを接触させオシロス
コープにて波形を見ることを併用しても十分な半田付け
チェックが出来ず、半田付け検査が容易でない問題点が
ある。
小さくなつた為に目視検査では十分な半田付けチェック
が出来ず、又上記のピンにプローブを接触させオシロス
コープにて波形を見ることを併用しても十分な半田付け
チェックが出来ず、半田付け検査が容易でない問題点が
ある。
【０００６】本発明は半田付け検査が比較的容易な半田
付けチェック方法の提供を目的としている。
付けチェック方法の提供を目的としている。
【０００７】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図１に示す如く、複数のパターンＡ０〜
Ａ１５，Ｄ０〜Ｄ７夫々にて接続されている、ＣＰＵ２
１０を内蔵するＣＰＵＩＣ２００のピン１〜２４とメモ
リを内蔵するメモリＩＣ３００のピン３１〜５４の各ピ
ンの半田付けをチェックするに際し、該ＣＰＵＩＣ２０
０内に、該複数のパターン数だけ周波数が異なるクロッ
クを出力する端子を持つクロック発生器２２０と、モー
ド切替信号により該ＣＰＵＩＣ２００のピン１〜２４夫
々を、該クロック発生器２２０の各出力端子又は該ＣＰ
Ｕ２１０の各バスに切り替え接続する切替スイッチ８１
〜１０４とを備え、各ピンの半田付けをチェックする場
合は、該モード切替信号により該ＣＰＵＩＣ２００のピ
ン１〜２４夫々を、該クロック発生器２２０の各出力端
子に接続するようにし、該ＣＰＵＩＣ２００のピン１〜
２４夫々及び該メモリＩＣ３００のピン３１〜５４夫々
の波形の観察を行うようにする。
ック図である。図１に示す如く、複数のパターンＡ０〜
Ａ１５，Ｄ０〜Ｄ７夫々にて接続されている、ＣＰＵ２
１０を内蔵するＣＰＵＩＣ２００のピン１〜２４とメモ
リを内蔵するメモリＩＣ３００のピン３１〜５４の各ピ
ンの半田付けをチェックするに際し、該ＣＰＵＩＣ２０
０内に、該複数のパターン数だけ周波数が異なるクロッ
クを出力する端子を持つクロック発生器２２０と、モー
ド切替信号により該ＣＰＵＩＣ２００のピン１〜２４夫
々を、該クロック発生器２２０の各出力端子又は該ＣＰ
Ｕ２１０の各バスに切り替え接続する切替スイッチ８１
〜１０４とを備え、各ピンの半田付けをチェックする場
合は、該モード切替信号により該ＣＰＵＩＣ２００のピ
ン１〜２４夫々を、該クロック発生器２２０の各出力端
子に接続するようにし、該ＣＰＵＩＣ２００のピン１〜
２４夫々及び該メモリＩＣ３００のピン３１〜５４夫々
の波形の観察を行うようにする。
【０００８】
【作用】本発明によれば、モード切替信号により切替ス
イッチ８１〜１０４を、クロック発生器２２０の各出力
端子が夫々ピン１〜２４に接続するようにして、各ピン
には夫々周波数が異なるクロックを出力させ、パターン
Ａ０〜Ａ１５，Ｄ０〜Ｄ７を介してメモリＩＣ３００の
ピン３１〜５４の各ピンに送るようにする。
イッチ８１〜１０４を、クロック発生器２２０の各出力
端子が夫々ピン１〜２４に接続するようにして、各ピン
には夫々周波数が異なるクロックを出力させ、パターン
Ａ０〜Ａ１５，Ｄ０〜Ｄ７を介してメモリＩＣ３００の
ピン３１〜５４の各ピンに送るようにする。
【０００９】そして、各ピン１〜２４，３１〜５４にプ
ローブを接触させオシロスコープにて波形を見ると、半
田付けが正常なら、夫々周波数の異なるクロックの波形
が見えるが、パターンＡ０〜Ａ１５，Ｄ０〜Ｄ７夫々と
各ピン１〜２４，３１〜５４夫々間で半田付けがされて
いなければ、半田付けされていないピン例えば３１にプ
ローブを接触させオシロスコープにて波形を見ると、ク
ロストークにより隣のピン３２に入力する別の周波数の
クロックが表示されるが、本来のクロックでないので、
パターンＡ０とピン１又は３１間が半田付け不良である
ことが判る。
ローブを接触させオシロスコープにて波形を見ると、半
田付けが正常なら、夫々周波数の異なるクロックの波形
が見えるが、パターンＡ０〜Ａ１５，Ｄ０〜Ｄ７夫々と
各ピン１〜２４，３１〜５４夫々間で半田付けがされて
いなければ、半田付けされていないピン例えば３１にプ
ローブを接触させオシロスコープにて波形を見ると、ク
ロストークにより隣のピン３２に入力する別の周波数の
クロックが表示されるが、本来のクロックでないので、
パターンＡ０とピン１又は３１間が半田付け不良である
ことが判る。
【００１０】又例えば、ピン１と２、又は３１と３２間
に半田ブリッチがあると、ピン１，２、３１，３２にプ
ローブを接触させオシロスコープにて波形を見ると、ピ
ン１と２よりのクロックが混在し、本来のクロックでな
いので発見することが出来る。
に半田ブリッチがあると、ピン１，２、３１，３２にプ
ローブを接触させオシロスコープにて波形を見ると、ピ
ン１と２よりのクロックが混在し、本来のクロックでな
いので発見することが出来る。
【００１１】従って、ピンの半田付けのチェックを比較
的容易に出来るようになる。
的容易に出来るようになる。
【００１２】
【実施例】図２は本発明の実施例のプリント板に実装し
た計算機回路のブロック図、図３は図２のクロック発生
器のブロック図、図４は図３のクロック発生器の出力ク
ロックを示す図で、（Ａ）〜（Ｄ）は図３のａ〜ｄに対
応している。
た計算機回路のブロック図、図３は図２のクロック発生
器のブロック図、図４は図３のクロック発生器の出力ク
ロックを示す図で、（Ａ）〜（Ｄ）は図３のａ〜ｄに対
応している。
【００１３】図２は、プリント板にＣＰＵＩＣ２００，
ＲＯＭＩＣ３１０，ＲＡＭＩＣ３２０を実装し、ＣＰＵ
ＩＣ２００とＲＯＭＩＣ３１０，ＲＡＭＩＣ３２０間を
１６本のアドレスバスパターンＡ０〜Ａ１５と、８本の
データバスパターンＤ０〜Ｄ７にて接続したものであ
り、ピン１〜１６は夫々アドレスバスパターンＡ０〜Ａ
１５にてピン３１〜４６の夫々及びピン６１〜６６の夫
々と接続されており、ピン１７〜２４は夫々データバス
パターンＤ０〜Ｄ７にてピン４７〜５４の夫々及びピン
６７〜７４の夫々と接続されている。
ＲＯＭＩＣ３１０，ＲＡＭＩＣ３２０を実装し、ＣＰＵ
ＩＣ２００とＲＯＭＩＣ３１０，ＲＡＭＩＣ３２０間を
１６本のアドレスバスパターンＡ０〜Ａ１５と、８本の
データバスパターンＤ０〜Ｄ７にて接続したものであ
り、ピン１〜１６は夫々アドレスバスパターンＡ０〜Ａ
１５にてピン３１〜４６の夫々及びピン６１〜６６の夫
々と接続されており、ピン１７〜２４は夫々データバス
パターンＤ０〜Ｄ７にてピン４７〜５４の夫々及びピン
６７〜７４の夫々と接続されている。
【００１４】ＣＰＵＩＣ２００内のクロック発生器２２
０は図３に示す如く、２４個のピン１〜２４に夫々異な
る周波数のクロックを出力するもので、発振器２３０に
は１／２分周器２３１，１／４分周器２３２，１／６分
周器２３３・・・１／４６分周器２５４が接続されてお
り、発振器２３０の出力クロックは図４（Ａ）に示す如
きＨレベルが５Ｖ，Ｌレベルが０Ｖのクロックで、１／
２分周器２３１の出力は図３（Ｂ）に示す如き（Ａ）に
示すクロックを２分周したものであり、１／４分周器２
３２の出力は図３（Ｃ）に示す如き（Ａ）に示すクロッ
クを４分周したものであり、１／６分周器２３３の出力
は図３（Ｄ）に示す如き（Ａ）に示すクロックを６分周
したものであり、１／４６分周器２５４の出力は（Ａ）
に示すクロックを４６分周したものであり、此等の発振
器２３０の出力及び分周器２３１〜２５４の出力は、Ｃ
ＰＵ２１０のバスと共に夫々切替スイッチ８１〜１０４
に入力している。
０は図３に示す如く、２４個のピン１〜２４に夫々異な
る周波数のクロックを出力するもので、発振器２３０に
は１／２分周器２３１，１／４分周器２３２，１／６分
周器２３３・・・１／４６分周器２５４が接続されてお
り、発振器２３０の出力クロックは図４（Ａ）に示す如
きＨレベルが５Ｖ，Ｌレベルが０Ｖのクロックで、１／
２分周器２３１の出力は図３（Ｂ）に示す如き（Ａ）に
示すクロックを２分周したものであり、１／４分周器２
３２の出力は図３（Ｃ）に示す如き（Ａ）に示すクロッ
クを４分周したものであり、１／６分周器２３３の出力
は図３（Ｄ）に示す如き（Ａ）に示すクロックを６分周
したものであり、１／４６分周器２５４の出力は（Ａ）
に示すクロックを４６分周したものであり、此等の発振
器２３０の出力及び分周器２３１〜２５４の出力は、Ｃ
ＰＵ２１０のバスと共に夫々切替スイッチ８１〜１０４
に入力している。
【００１５】切替スイッチ８１〜１０４は、ＣＰＵ２１
０のバスと、前記説明のクロック発生器２２０の出力と
をピン１〜２４夫々に切り替え接続するものであり、ス
イッチ４００より例えば＋５Ｖを入力すると、ピン１〜
２４はクロック発生器２２０側に接続され、スイッチ４
００より例えば０Ｖを入力すると、ピン１〜２４はＣＰ
Ｕ２１０のバスに接続される。
０のバスと、前記説明のクロック発生器２２０の出力と
をピン１〜２４夫々に切り替え接続するものであり、ス
イッチ４００より例えば＋５Ｖを入力すると、ピン１〜
２４はクロック発生器２２０側に接続され、スイッチ４
００より例えば０Ｖを入力すると、ピン１〜２４はＣＰ
Ｕ２１０のバスに接続される。
【００１６】半田付けチェックをする時は、スイッチ４
００より＋５Ｖを入力し、切替スイッチ８１〜１０４を
点線側とし、ピン１〜２４はクロック発生器２２０の各
出力端子に接続するようにする。
００より＋５Ｖを入力し、切替スイッチ８１〜１０４を
点線側とし、ピン１〜２４はクロック発生器２２０の各
出力端子に接続するようにする。
【００１７】すると、ピン１，アドレスバスＡ０，ピン
３１，６１には図４（Ａ）に示すクロックが出力され、
ピン２，アドレスバスＡ１，ピン３２，６２には図４
（Ｂ）に示すクロックが出力される如く、ピン１〜２
４，アドレスバスＡ０〜Ａ１５，データバスＤ０〜Ｄ
７，ピン３１〜５４，ピン６１〜７４には夫々異なる周
波数のクロックが出力される。
３１，６１には図４（Ａ）に示すクロックが出力され、
ピン２，アドレスバスＡ１，ピン３２，６２には図４
（Ｂ）に示すクロックが出力される如く、ピン１〜２
４，アドレスバスＡ０〜Ａ１５，データバスＤ０〜Ｄ
７，ピン３１〜５４，ピン６１〜７４には夫々異なる周
波数のクロックが出力される。
【００１８】従って、ピン１〜２４，３１〜５４，６１
〜７４の半田付けが正常なら、ピン１〜２４，３１〜５
４，６１〜７４夫々にプローブを接触すると、オシロス
コープには図４に示す如き夫々周波数の異なるクロック
が表示され、半田付けが正常であることが判る。
〜７４の半田付けが正常なら、ピン１〜２４，３１〜５
４，６１〜７４夫々にプローブを接触すると、オシロス
コープには図４に示す如き夫々周波数の異なるクロック
が表示され、半田付けが正常であることが判る。
【００１９】例えばピン１と２又はピン３１と３２又は
ピン６１と６２が半田ブリッチになっていると、ピン
１，２，３１，３２，６１，６２にプローブを接触しオ
シロスコープにて波形を見ると図４（Ｘ）に示す如き、
０Ｖと５Ｖ以外のレベルの波形が一部表れたりする如
く、本来のクロックでないものが表れたりするので、ピ
ン１と２又はピン３１と３２又はピン６１と６２が半田
ブリッチになっていることが判る。
ピン６１と６２が半田ブリッチになっていると、ピン
１，２，３１，３２，６１，６２にプローブを接触しオ
シロスコープにて波形を見ると図４（Ｘ）に示す如き、
０Ｖと５Ｖ以外のレベルの波形が一部表れたりする如
く、本来のクロックでないものが表れたりするので、ピ
ン１と２又はピン３１と３２又はピン６１と６２が半田
ブリッチになっていることが判る。
【００２０】又アドレスバスパターンＡ０〜Ａ１５，デ
ータバスパターンＤ０〜Ｄ７夫々と、ＣＰＵＩＣ２００
のピン１〜２４夫々又はＲＯＭＩＣ３１０のピン３１〜
５４夫々又はＲＡＭＩＣ３２０のピン６１〜７４夫々間
で半田付けがされていないものがあり、その半田付けさ
れていないピンが例えば３１とすると、ピン３１にプロ
ーブを接触しオシロスコープにて波形を見ると、図４
（Ａ）に示す本来のクロックは表示されず、クロストー
クにより隣のピン３２に入力する図４（Ｂ）に示すクロ
ックが表示されるも、図４（Ａ）に示す本来のクロック
でないので、アドレスバスパターンＡ０とピン３１間の
半田付けが不良であることが判る。
ータバスパターンＤ０〜Ｄ７夫々と、ＣＰＵＩＣ２００
のピン１〜２４夫々又はＲＯＭＩＣ３１０のピン３１〜
５４夫々又はＲＡＭＩＣ３２０のピン６１〜７４夫々間
で半田付けがされていないものがあり、その半田付けさ
れていないピンが例えば３１とすると、ピン３１にプロ
ーブを接触しオシロスコープにて波形を見ると、図４
（Ａ）に示す本来のクロックは表示されず、クロストー
クにより隣のピン３２に入力する図４（Ｂ）に示すクロ
ックが表示されるも、図４（Ａ）に示す本来のクロック
でないので、アドレスバスパターンＡ０とピン３１間の
半田付けが不良であることが判る。
【００２１】即ち、ピンにプローブを接触しオシロスコ
ープにて波形を見ることで半田付け不良を発見すること
が出来る。
ープにて波形を見ることで半田付け不良を発見すること
が出来る。
【００２２】
【発明の効果】以上詳細に説明せる如く本発明によれ
ば、比較的容易に半田付け不良を発見することが出来る
効果がある。
ば、比較的容易に半田付け不良を発見することが出来る
効果がある。
【図１】は本発明の原理ブロック図、
【図２】は本発明の実施例のプリント板に実装した計算
機回路のブロック図、
機回路のブロック図、
【図３】は図２のクロック発生器のブロック図、
【図４】は図３のクロック発生器の出力クロックを示す
図である。
図である。
１〜２４，３１〜５４，６１〜７４はピン、 ８１〜１０４は切替スイッチ、 ２００はＣＰＵＩＣ、 ２１０はＣＰＵ、 ２２０はクロック発生器、 ２３０は発振器、 ２３１〜２５４は分周器、 ３００はメモリＩＣ、 ３１０はＲＯＭＩＣ、 ３２０はＲＡＭＩＣ、 ４００はスイッチ、 Ａ０〜Ａ１５，Ｄ０〜Ｄ７はパターンで、Ａ０〜Ａ１５
はアドレスバスパターン、Ｄ０〜Ｄ７はデータバスパタ
ーンを示す。
はアドレスバスパターン、Ｄ０〜Ｄ７はデータバスパタ
ーンを示す。
Claims (1)
- 【請求項１】 複数のパターン（Ａ０〜Ａ１５，Ｄ０〜
Ｄ７）の夫々にて接続されている、ＣＰＵ（２１０）を
内蔵するＣＰＵＩＣ（２００）のピン（１〜２４）とメ
モリを内蔵するメモリＩＣ（３００）のピン（３１〜５
４）の各ピンの半田付けをチェックするに際し、該ＣＰ
ＵＩＣ（２００）内に、該複数のパターン数だけ周波数
が異なるクロックを出力する端子を持つクロック発生器
（２２０）と、モード切替信号により該ＣＰＵＩＣ（２
００）のピン（１〜２４）夫々を、該クロック発生器
（２２０）の各出力端子又は該ＣＰＵ（２１０）の各バ
スに切り替え接続する切替スイッチ（８１〜１０４）と
を備え、各ピンの半田付けをチェックする場合は、該モ
ード切替信号により該ＣＰＵＩＣ（２００）のピン（１
〜２４）夫々を、該クロック発生器（２２０）の各出力
端子に接続するようにし、該ＣＰＵＩＣ（２００）のピ
ン（１〜２４）夫々及び該メモリＩＣ（３００）のピン
（３１〜５４）夫々の波形の観察を行うようにしたこと
を特徴とする半田付けチェック方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099970A JPH05297045A (ja) | 1992-04-20 | 1992-04-20 | 半田付けチェック方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4099970A JPH05297045A (ja) | 1992-04-20 | 1992-04-20 | 半田付けチェック方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05297045A true JPH05297045A (ja) | 1993-11-12 |
Family
ID=14261529
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4099970A Withdrawn JPH05297045A (ja) | 1992-04-20 | 1992-04-20 | 半田付けチェック方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05297045A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010552A (ja) * | 2005-07-01 | 2007-01-18 | Fujitsu Ltd | バックワイヤリングボードの診断方式 |
-
1992
- 1992-04-20 JP JP4099970A patent/JPH05297045A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007010552A (ja) * | 2005-07-01 | 2007-01-18 | Fujitsu Ltd | バックワイヤリングボードの診断方式 |
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