JPH05292140A - ４相ｐｓｋ復調器 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、４相ＰＳＫ復調信号をＡ／Ｄ変換
機で識別して信号処理を行なう４相ＰＳＫ復調器に関
し、４相ＰＳＫ復調信号の識別を定常かつ正確に行なえ
るようにすることを目的とする。 【構成】 自動ドリフト制御用論理回路７が、Ａ／Ｄ変
換器４，５の第１〜３ビット出力を使用して、自動ドリ
フト制御における疑似安定点を回避するための所要の演
算式に基づく演算を施して、その演算結果をドリフト制
御信号として出力するとともに、自動ゲイン制御用論理
回路８が、Ａ／Ｄ変換器４，５の第１〜３ビット出力を
使用して、自動ゲイン制御における疑似安定点を回避す
るための所要の演算式に基づく演算を施して、その演算
結果をゲイン制御信号として出力するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、４相ＰＳＫ復調信号を
Ａ／Ｄコンバータで識別して信号処理を行なう４相ＰＳ
Ｋ復調器に関し、特にディジタルトランスバーサル等化
器等を用いてディジタル処理を行なう４相ＰＳＫ復調器
に関する。

【０００２】

【従来の技術】図６は従来の４相ＰＳＫ復調器を示すブ
ロック図であり、この図６において、１１は直交検波器
であり、この直交検波器１１は、中間周波信号（ＩＦ信
号）を検波して２つの直交する成分として出力するもの
である。１２は可変ゲイン式増幅器であり、この可変ゲ
イン式増幅器１２は、直交検波器１１からの４相ＰＳＫ
復調信号についての振幅を増減するものである。１４は
Ａ／Ｄ変換器であり、このＡ／Ｄ変換器１４は可変ゲイ
ン式増幅器１２のアナログ復調信号をディジタル復調信
号に変換するものである。

【０００３】また、直交検波器１１の他方には同様の機
能を有する可変ゲイン式増幅器１３およびＡ／Ｄ変換器
１５が接続されている。１６は等化器であり、この等化
器１６は、各Ａ／Ｄ変換器１４，１５からの出力につい
て波形等化処理を施して、Ｉチャネルデータ信号とＱチ
ャネルデータ信号とを出力するものである。

【０００４】１７′は自動ドリフト制御用論理回路であ
り、この自動ドリフト制御用論理回路１７′は、等化器
１６の出力からドリフト制御信号を演算してこのドリフ
ト制御信号をＡ／Ｄ変換器１４，１５の入力側へフィー
ドバックして各Ａ／Ｄ変換器１４，１５への入力信号に
ついてのドリフト量を制御するものである。１８′は自
動ゲイン制御用論理回路であり、この自動ゲイン制御用
論理回路１８′は、等化器１６の出力からゲイン制御信
号を演算して、このゲイン制御信号で可変ゲイン式増幅
器１２，１３の増幅率を制御するものである。

【０００５】１９，２０，２３〜２６はローパスフィル
タ，２１および２２はコンデンサである。上述の構成に
より、直交検波器１１は中間周波信号を検波して２つの
直交する成分として出力し、一方の出力はローパスフィ
ルタ１９を介して可変ゲイン式増幅器１２に送られ、可
変ゲイン式増幅器１２では４相ＰＳＫ復調信号について
の振幅を増減する。コンデンサ２１を介してＡ／Ｄ変換
器１４では可変ゲイン式増幅器１２のアナログ復調信号
をディジタル復調信号に変換する。

【０００６】また、直交検波器１１の他方の出力におい
ても、ローパスフィルタ２０，可変ゲイン式増幅器１
３，コンデンサ２２およびＡ／Ｄ変換器１５は同様の作
用を行なう。次に、等化器１６でＡ／Ｄ変換器１４，１
５からの出力について波形等化処理を施して、Ｉチャネ
ルデータ信号とＱチャネルデータ信号とを出力する。

【０００７】自動ドリフト制御用論理回路１７′では、
等化器１６の出力からドリフト制御信号を演算してこの
ドリフト制御信号をＡ／Ｄ変換器１４，１５の入力側へ
フィードバックしてＡ／Ｄ変換器１４，１５への入力信
号についてのドリフト量を制御する。自動ゲイン制御用
論理回路１８′では、等化器１６の出力からゲイン制御
信号を演算してこのゲイン制御信号で可変ゲイン式増幅
器１２，１３の増幅率を制御する。

【０００８】図７はＡ／Ｄ変換器の識別領域と４相ＰＳ
Ｋ信号点との関係を示す図である。この図７において
は、フェージング等によって信号が広がることを考慮し
て、Ａ／Ｄ変換器のダイナミックレンジを確保するため
に、４相ＰＳＫ信号は通常の振幅の１／２に圧縮されて
いる。従って、この図７において、Ｄ０が極性信号，Ｄ
２が誤差信号となる。

【０００９】通常では、自動ドリフト制御用論理回路１
７′は誤差信号Ｄ２を用いてドリフト制御信号を演算し
ている。すなわち、信号点の位置が上にずれると、Ｄ２
が共に１となり、ドリフト量を下げるよう制御する。逆
に信号点の位置が下にずれるとＤ２が共に０となり、上
げるように制御する。また、自動ゲイン制御用論理回路
１８′は極性信号Ｄ０と誤差信号Ｄ２との排他的論理輪
（ＥＸＯＲ）をとってゲイン制御信号を演算している。
信号点の位置が広がると、ＥＸＯＲ（Ｄ０，Ｄ２）は０
となり、増幅率を小さくするように制御する。逆に、信
号点の位置が狭くなると、ＥＸＯＲ（Ｄ０，Ｄ２）は１
となり、増幅率を大きくするよう制御する。ここで、Ｅ
ＸＯＲ（Ｄ０，Ｄ２）はＤ０とＤ１との排他的論理輪を
とることを意味する。

【００１０】しかしながら、上記の場合、丸印で示す正
規の信号点の他に、四角印の位置でも同じ演算結果とな
り、これにより、四角印で示す疑似安定点を持つことに
なる。

【００１１】

【発明が解決しようとする課題】このように従来の４相
ＰＳＫ復調器では、正規の信号点の位置の他に、正規の
信号点と同じ演算結果となる疑似安定点が存在するた
め、正確な制御が行なわれないという課題がある。本発
明は、このような課題に鑑み創案されたもので、自動ド
リフト制御及び自動ゲイン制御における疑似安定点を回
避することによって、４相ＰＳＫ復調信号の識別を定常
かつ正確に行なうことができるようにした、４相ＰＳＫ
復調器を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１は本発明の原理ブロ
ック図であるが、この図１に示す４相ＰＳＫ復調器は、
直交検波器１，一対の可変ゲイン式増幅器２，３，一対
のＡ／Ｄ変換器４，５，等化器６，自動ドリフト制御用
論理回路７および自動ゲイン制御用論理回路８をそなえ
て構成されている。

【００１３】ここで、直交検波器１は、中間周波信号を
検波して２つの直交する成分として出力するものであ
り、可変ゲイン式増幅器２，３は、直交検波器１からの
４相ＰＳＫ復調信号についての振幅を増減するものであ
り、Ａ／Ｄ変換器４，５は各増幅器２，３のアナログ復
調信号をディジタル復調信号に変換するものであり、等
化器６は各Ａ／Ｄ変換器４，５からの出力について波形
等化処理を施して、Ｉチャネルデータ信号とＱチャネル
データ信号とを出力するものである。

【００１４】また、自動ドリフト制御用論理回路７は、
等化器６の出力からドリフト制御信号を演算して、この
ドリフト制御信号をＡ／Ｄ変換器４，５の入力側へフィ
ードバックすることにより、Ａ／Ｄ変換器４，５への入
力信号についてのドリフト量を制御するものであるが、
このために、この自動ドリフト制御用論理回路７は、Ａ
／Ｄ変換器４，５の第１ビット出力をＤ０とし、Ａ／Ｄ
変換器４，５の第２ビット出力をＤ１とし、Ａ／Ｄ変換
器４，５の第３ビット出力をＤ２とした場合、次式

【００１５】

【数３】

【００１６】を演算して、その演算結果を該ドリフト制
御信号として出力するように構成されている。また、自
動ゲイン制御用論理回路８は、等化器６の出力からゲイ
ン制御信号を演算してこのゲイン制御信号で増幅器２，
３の増幅率を制御するものであるが、このために、自動
ゲイン制御用論理回路が、次式

【００１７】

【数４】

【００１８】を演算して、その演算結果を該ゲイン制御
信号として出力するように構成されている。ところで、
上記の自動ドリフト制御用論理回路７を、Ａ／Ｄ変換器
４，５の第２ビット出力とＡ／Ｄ変換器４，５の第３ビ
ット出力との論理和を演算するＯＲゲート回路と、Ａ／
Ｄ変換器４，５の第２ビット出力とＡ／Ｄ変換器４，５
の第３ビット出力との論理積を演算するＡＮＤゲート回
路と、Ａ／Ｄ変換器４，５の第１ビット出力が０のとき
はＯＲゲート回路の出力を選択し、Ａ／Ｄ変換器４，５
の第１ビット出力が１のときはＡＮＤゲート回路の出力
を選択するセレクタとで構成することもできる。

【００１９】また、上記の自動ゲイン制御用論理回路８
を、Ａ／Ｄ変換器４，５の第２ビット出力とＡ／Ｄ変換
器４，５の第３ビット出力との論理和を演算するＯＲゲ
ート回路と、Ａ／Ｄ変換器４，５の第２ビット出力とＡ
／Ｄ変換器４，５の第３ビット出力との論理積を演算し
てその演算結果を反転するＮＡＮＤゲート回路と、Ａ／
Ｄ変換器４，５の第１ビット出力が０のときはＯＲゲー
ト回路の出力を選択し、Ａ／Ｄ変換器４，５の第１ビッ
ト出力が１のときはＮＡＮＤゲート回路の出力を選択す
るセレクタとで構成することもできる。

【００２０】

【作用】上述の本発明の４相ＰＳＫ復調器では、直交検
波器１で中間周波信号を検波して２つの直交する成分と
して出力してから、直交検波器１からの４相ＰＳＫ復調
信号についての振幅を一対の可変ゲイン式増幅器２，３
で増減し、更には各増幅器２，３のアナログ復調信号を
一対のＡ／Ｄ変換器４，５でディジタル復調信号に変換
する。その後は、等化器６で各Ａ／Ｄ変換器４，５から
の出力について波形等化処理を施して、Ｉチャネルデー
タ信号とＱチャネルデータ信号とを出力する。

【００２１】このとき、自動ドリフト制御用論理回路７
は、等化器６の出力からドリフト制御信号を演算して、
このドリフト制御信号をＡ／Ｄ変換器４，５の入力側へ
フィードバックすることにより、Ａ／Ｄ変換器４，５へ
の入力信号についてのドリフト量を制御するとともに、
自動ゲイン制御用論理回路８は、等化器６の出力からゲ
イン制御信号を演算してこのゲイン制御信号で増幅器の
増幅率を制御する。

【００２２】そして、自動ドリフト制御用論理回路７で
は、Ａ／Ｄ変換器４，５の第１ビット出力をＤ０とし、
Ａ／Ｄ変換器４，５の第２ビット出力をＤ１とし、Ａ／
Ｄ変換器４，５の第３ビット出力をＤ２とした場合、上
記の（１）式を演算して、その演算結果をドリフト制御
信号として出力する。また、自動ゲイン制御用論理回路
は、上記の（２）式を演算して、その演算結果をゲイン
制御信号として出力する。

【００２３】なお、自動ドリフト制御論理回路７は、Ａ
／Ｄ変換器４，５の第２ビット出力とＡ／Ｄ変換器４，
５の第３ビット出力との論理和を演算するＯＲゲート回
路と、Ａ／Ｄ変換器４，５の第２ビット出力とＡ／Ｄ変
換器４，５の第３ビット出力との論理積を演算するＡＮ
Ｄゲート回路と、Ａ／Ｄ変換器４，５の第１ビット出力
が０のときはＯＲゲート回路の出力を選択し、Ａ／Ｄ変
換器４，５の第１ビット出力が１のときはＡＮＤゲート
回路の出力を選択するセレクタとをそなえて構成される
ことにより、上記の（１）式の演算を実現することがで
きる。

【００２４】また、自動ゲイン制御用論理回路８は、Ａ
／Ｄ変換器４，５の第２ビット出力とＡ／Ｄ変換器４，
５の第３ビット出力との論理和を演算するＯＲゲート回
路と、Ａ／Ｄ変換器４，５の第２ビット出力とＡ／Ｄ変
換器４，５の第３ビット出力との論理積を演算してその
演算結果を反転するＮＡＮＤゲート回路と、Ａ／Ｄ変換
器４，５の第１ビット出力が０のときはＯＲゲート回路
の出力を選択し、Ａ／Ｄ変換器４，５の第１ビット出力
が１のときはＮＡＮＤゲート回路の出力を選択するセレ
クタとをそなえて構成されることにより、上記の（２）
式の演算を実現することができる。

【００２５】

【実施例】以下、図面を参照して本発明の実施例を説明
する。図２は本発明の一実施例としての４相ＰＳＫ復調
器のブロック図であるが、この図２に示す４相ＰＳＫ復
調器は、直交検波器１１，一対の可変ゲイン式増幅器１
２，１３，一対のＡ／Ｄ変換器１４，１５，等化器１
６，自動ドリフト制御用論理回路１７，自動ゲイン制御
用論理回路１８，ローパスフィルタ１９，２０，２３〜
２６およびコンデンサ２１，２２をそなえて構成されて
いる。

【００２６】ここで、直交検波器１１，一対の可変ゲイ
ン式増幅器１２，１３，一対のＡ／Ｄ変換器１４，１
５，等化器１６，ローパスフィルタ１９，２０，２３〜
２６およびコンデンサ２１，２２は従来のものとほぼ同
様のものであり、それぞれについての説明は既述したの
で、その説明は省略する。自動ドリフト制御用論理回路
１７は、等化器１６の出力からドリフト制御信号を演算
して、このドリフト制御信号をＡ／Ｄ変換器１４，１５
の入力側へフィードバックすることにより、Ａ／Ｄ変換
器１４，１５への入力信号についてのドリフト量を制御
するものであり、このために、自動ドリフト制御用論理
回路１７は、図３に示すように、ＯＲゲート回路３１，
ＡＮＤゲート回路３２およびセレクタ３３をそなえて構
成されている。

【００２７】ここで、ＯＲゲート回路３１は、Ａ／Ｄ変
換器１４，１５の第２ビット出力Ｄ１とＡ／Ｄ変換器１
４，１５の第３ビット出力Ｄ２との論理和を演算するも
ので、ＡＮＤゲート回路３２は、Ａ／Ｄ変換器１４，１
５の第２ビット出力Ｄ１とＡ／Ｄ変換器１４，１５の第
３ビット出力Ｄ２との論理積を演算するもので、セレク
タ３３は、Ａ／Ｄ変換器１４，１５の第１ビット出力Ｄ
０が０のときはＯＲゲート回路３１の出力を選択し、Ａ
／Ｄ変換器１４，１５の第１ビット出力Ｄ０が１のとき
はＡＮＤゲート回路３２の出力を選択するものである。

【００２８】また、自動ゲイン制御用論理回路１８は、
等化器１６の出力からゲイン制御信号を演算して、この
ゲイン制御信号で増幅器１２，１３の増幅率を制御する
ものであり、このために、この自動ゲイン制御用論理回
路１８は、図４に示すように、ＯＲゲート回路４１，Ｎ
ＡＮＤゲート回路４２およびセレクタ４３をそなえて構
成されている。

【００２９】ここで、ＯＲゲート回路４１は、Ａ／Ｄ変
換器１４，１５の第２ビット出力Ｄ１とＡ／Ｄ変換器１
４，１５の第３ビット出力Ｄ２との論理和を演算するも
ので、ＮＡＮＤゲート回路４２は、Ａ／Ｄ変換器１４，
１５の第２ビット出力Ｄ１とＡ／Ｄ変換器１４，１５の
第３ビット出力Ｄ２との論理積を演算してその演算結果
を反転するものであり、セレクタ４３は、Ａ／Ｄ変換器
１４，１５の第１ビット出力が０のときはＯＲゲート回
路４１の出力を選択し、Ａ／Ｄ変換器１４，１５の第１
ビット出力が１のときはＮＡＮＤゲート回路４２の出力
を選択するものである。

【００３０】上述の構成により、直交検波器１１，一対
の可変ゲイン式増幅器１２，１３，一対のＡ／Ｄ変換器
１４，１５および等化器１６は従来例と同様の作用を行
なう。すなわち、直交検波器１１は中間周波信号を検波
して２つの直交する成分として出力し、一方の出力はロ
ーパスフィルタ１９を介して可変ゲイン式増幅器１２に
送られ、可変ゲイン式増幅器１２では４相ＰＳＫ復調信
号についての振幅を増減する。コンデンサ２１を介して
Ａ／Ｄ変換器１４では可変ゲイン式増幅器１２のアナロ
グ復調信号をディジタル復調信号に変換する。また、直
交検波器１１の他方の出力においても、ローパスフィル
タ２０，可変ゲイン式増幅器１３，コンデンサ２２およ
びＡ／Ｄ変換器１５は同様の作用を行なう。次に、等化
器１６でＡ／Ｄ変換器１４，１５からの出力について波
形等化処理を施して、Ｉチャネルデータ信号とＱチャネ
ルデータ信号とを出力するのである。

【００３１】このとき、自動ドリフト制御用論理回路１
７では、等化器１６の出力からドリフト制御信号を演算
して、このドリフト制御信号をＡ／Ｄ変換器１４，１５
の入力側へフィードバックすることにより、Ａ／Ｄ変換
器１４，１５への入力信号についてのドリフト量を制御
する。すなわち、この自動ドリフト制御用論理回路１７
では、ＯＲゲート回路３１で、Ａ／Ｄ変換器１４，１５
の第２ビット出力Ｄ１と、Ａ／Ｄ変換器１４，１５の第
３ビット出力Ｄ２との論理和を演算するとともに、ＡＮ
Ｄゲート回路３２でＤ１とＤ２との論理積を演算してお
り、更に、セレクタ３３で、Ａ／Ｄ変換器１４，１５の
第１ビット出力Ｄ０が０のときはＯＲゲート回路３１の
出力を選択し、Ｄ０が１のときはＡＮＤゲート回路３２
の出力を選択する。

【００３２】これにより、この自動ドリフト制御用論理
回路１７で、次式

【００３３】

【数５】

【００３４】の演算を実現して、このセレクタ３３から
ドリフト制御信号がＡ／Ｄ変換器１４，１５へ出力され
る。また、自動ゲイン制御用論理回路１８では、等化器
１６の出力からゲイン制御信号を演算して、このゲイン
制御信号で増幅器１９，２０の増幅率を制御する。すな
わち、この自動ゲイン制御用論理回路１８では、ＯＲゲ
ート回路４１でＤ１とＤ２との論理和を演算し、ＮＡＮ
Ｄゲート回路４２でＤ１とＤ２との論理積の結果を反転
させておき、セレクタ４３によって、Ｄ０が０のときは
ＯＲゲート回路４１の出力を選択し、Ｄ０が１のときは
ＮＡＮＤゲート回路４２の出力を選択する。これによ
り、この自動ゲイン制御用論理回路１８で、次式

【００３５】

【数６】

【００３６】の演算を実現して、このセレクタ４３から
ゲイン制御信号が増幅器１９，２０へ出力される。な
お、自動ドリフト制御用論理回路１７として、上記
（３）式を図３に示す回路とは別の手段（ハードウェア
による手段のほか、ソフトウェアによる手段あるいはフ
ァ−ムウェアによる手段の何れでもよい）にて演算し
て、その演算結果をドリフト制御信号として出力するこ
ともできる。

【００３７】また、自動ゲイン制御用論理回路１８とし
て、上記（４）式を図４に示す回路とは別の手段（ハー
ドウェアによる手段のほか、ソフトウェアによる手段あ
るいはファ−ムウェアによる手段の何れでもよい）にて
演算して、その演算結果をゲイン制御信号として出力す
ることもできる。なお、（３）式は、次式

【００３８】

【数７】

【００３９】のように簡略化することができ、また上記
の（４）式は、次式

【００４０】

【数８】

【００４１】のように簡略化することができるので、こ
れらの式を演算して、（５）式の演算結果をドリフト制
御信号として出力するとともに、（６）式の演算結果を
ゲイン制御信号として出力するようにしてもよい。ま
た、図５は自動ドリフト制御信号および自動ゲイン制御
信号を説明するための図であるが、この図５から（３）
式または（５）式を演算した結果をドリフト制御信号と
して出力することによって、正規の信号点のみでドリフ
ト制御が行なわれ、疑似安定点を回避できることがわか
る。また、（４）式または（６）式を演算した結果をゲ
イン制御信号として出力することによって、正規の信号
点のみでゲイン制御が行なわれ、疑似安定点を回避てき
ることがわかる。

【００４２】このように、自動ドリフト制御及び自動ゲ
イン制御における疑似安定点を回避することによって、
４相ＰＳＫ復調信号の識別を定常かつ正確に行なうこと
ができるのである。

【００４３】

【発明の効果】以上詳述したように、本発明の４相ＰＳ
Ｋ復調器によれば、自動ドリフト制御及び自動ゲイン制
御における疑似安定点を回避することによって、４相Ｐ
ＳＫ復調信号の識別を定常かつ正確に行なうことができ
る利点がある。

【図面の簡単な説明】

【図１】本発明の原理ブロック図である。

【図２】本発明の一実施例を示すブロック図である。

【図３】自動ドリフト制御用論理回路を示すブロック図
である。

【図４】自動ゲイン制御用論理回路を示すブロック図で
ある。

【図５】ドリフト制御信号およびゲイン制御信号を説明
するための図である。

【図６】従来の４相ＰＳＫ復調器を示すブロック図であ
る。

【図７】Ａ／Ｄ変換器の識別領域と４相ＰＳＫ信号点と
の関係を示す図である。

【符号の説明】

１，１１ 直交検波器 ２，３，１２，１３ 可変ゲイン式増幅器 ４，５，１４，１５ Ａ／Ｄ変換器 ６，１６ 等化器 ７，１７，１７′ 自動ドリフト制御用論理回路 ８，１８，１８′ 自動ゲイン制御用論理回路 １９，２０，２３〜２６ ローパスフィルタ ２１，２２ コンデンサ ３１，４１ ＯＲゲート回路 ３２ ＡＮＤゲート回路 ３３，４３ セレクタ ４２ ＮＡＮＤゲート回路

Claims (2)

【特許請求の範囲】
1. 【請求項１】 中間周波信号を検波して２つの直交する
   成分として出力する直交検波器（１）と、 該直交検波器（１）からの４相ＰＳＫ復調信号について
   の振幅を増減する一対の可変ゲイン式増幅器（２，３）
   と、 各増幅器（２，３）のアナログ復調信号をディジタル復
   調信号に変換する一対のＡ／Ｄ変換器（４，５）と、 各Ａ／Ｄ変換器（４，５）からの出力について波形等化
   処理を施して、Ｉチャネルデータ信号とＱチャネルデー
   タ信号とを出力する等化器（６）とをそなえるととも
   に、 該等化器（６）の出力からドリフト制御信号を演算して
   このドリフト制御信号を該Ａ／Ｄ変換器（４，５）の入
   力側へフィードバックすることにより該Ａ／Ｄ変換器
   （４，５）への入力信号についてのドリフト量を制御す
   る自動ドリフト制御用論理回路（７）と、 該等化器（６）の出力からゲイン制御信号を演算してこ
   のゲイン制御信号で該増幅器（２，３）の増幅率を制御
   する自動ゲイン制御用論理回路（８）とをそなえ、 該自動ドリフト制御用論理回路（７）が、該Ａ／Ｄ変換
   器（４，５）の第１ビット出力をＤ０とし、該Ａ／Ｄ変
   換器（４，５）の第２ビット出力をＤ１とし、該Ａ／Ｄ
   変換器（４，５）の第３ビット出力をＤ２とした場合、
   次式 【数１】 を演算して、その演算結果を該ドリフト制御信号として
   出力するとともに、該自動ゲイン制御用論理回路（８）
   が、次式 【数２】 を演算して、その演算結果を該ゲイン制御信号として出
   力することを特徴とする、４相ＰＳＫ復調器。
2. 【請求項２】 該自動ドリフト制御用論理回路（８）
   が、 該Ａ／Ｄ変換器（４，５）の第２ビット出力と該Ａ／Ｄ
   変換器（４，５）の第３ビット出力との論理和を演算す
   るＯＲゲート回路と、 該Ａ／Ｄ変換器（４，５）の第２ビット出力と該Ａ／Ｄ
   変換器（４，５）の第３ビット出力との論理積を演算す
   るＡＮＤゲート回路と、 該Ａ／Ｄ変換器（４，５）の第１ビット出力が０のとき
   は該ＯＲゲート回路の出力を選択し、該Ａ／Ｄ変換器
   （４，５）の第１ビット出力が１のときは該ＡＮＤゲー
   ト回路の出力を選択するセレクタとをそなえて構成され
   るとともに、 該自動ゲイン制御用論理回路（９）が、 該Ａ／Ｄ変換器（４，５）の第２ビット出力と該Ａ／Ｄ
   変換器（４，５）の第３ビット出力との論理和を演算す
   るＯＲゲート回路と、 該Ａ／Ｄ変換器（４，５）の第２ビット出力と該Ａ／Ｄ
   変換器（４，５）の第３ビット出力との論理積を演算し
   てその演算結果を反転するＮＡＮＤゲート回路と、 該Ａ／Ｄ変換器（４，５）の第１ビット出力が０のとき
   は該ＯＲゲート回路の出力を選択し、該Ａ／Ｄ変換器
   （４，５）の第１ビット出力が１のときは該ＮＡＮＤゲ
   ート回路の出力を選択するセレクタとをそなえて構成さ
   れたことを特徴とする、請求項１記載の４相ＰＳＫ復調
   器。