JPH05291492A - 半導体装置 - Google Patents
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- JPH05291492A JPH05291492A JP8401092A JP8401092A JPH05291492A JP H05291492 A JPH05291492 A JP H05291492A JP 8401092 A JP8401092 A JP 8401092A JP 8401092 A JP8401092 A JP 8401092A JP H05291492 A JPH05291492 A JP H05291492A
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Abstract
(57)【要約】 （修正有）
【目的】電流ノイズで初段ゲート回路部の静電保護回路
が導通することを防ぐ。 【構成】出力ドライバー専用接地配線４１と、出力ドラ
イバー以外の回路用接地配線４２と、入力信号を受ける
ゲート回路と、静電気による前記ゲート回路のゲート膜
破壊を防止する静電保護回路３４を備える半導体装置に
おいて、前記静電保護回路は前記出力ドライバー以外の
回路用接地配線から接地電位が供給されている。また、
前記静電保護回路が前記ゲート回路の近傍に配置されて
いる。 【効果】出力ドライバー動作による接地線電位の振動発
生時の初段ゲート回路での電位変動を解決したので、高
い安定性を有する半導体装置を実現できる。また、静電
保護回路を入力信号を受けるゲ−ト回路の近傍に配置さ
れているので、半導体装置の面積増加を防ぐことができ
る。
が導通することを防ぐ。 【構成】出力ドライバー専用接地配線４１と、出力ドラ
イバー以外の回路用接地配線４２と、入力信号を受ける
ゲート回路と、静電気による前記ゲート回路のゲート膜
破壊を防止する静電保護回路３４を備える半導体装置に
おいて、前記静電保護回路は前記出力ドライバー以外の
回路用接地配線から接地電位が供給されている。また、
前記静電保護回路が前記ゲート回路の近傍に配置されて
いる。 【効果】出力ドライバー動作による接地線電位の振動発
生時の初段ゲート回路での電位変動を解決したので、高
い安定性を有する半導体装置を実現できる。また、静電
保護回路を入力信号を受けるゲ−ト回路の近傍に配置さ
れているので、半導体装置の面積増加を防ぐことができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に静電
保護回路の配置に関する。
保護回路の配置に関する。
【０００２】
【従来の技術】従来のこの種の半導体装置としては、例
えば、日経エレクトロニクス１９８８年９月５日号（ｎ
ｏ．４５５）、１２０頁至１９６頁記載のものがあっ
た。
えば、日経エレクトロニクス１９８８年９月５日号（ｎ
ｏ．４５５）、１２０頁至１９６頁記載のものがあっ
た。
【０００３】図６は従来の半導体装置における回路配置
を示す図であり、１１、１２は接地電位が接続されるＶ
ＳＳパット、１３、１４は電源電位が接続されるＶＤＤ
パット、２１、２２、２３は出力パット、２４は入力信
号が接続される入力パットである。一般に、外部信号ピ
ン配置の兼ね合いで、必ずしも前記入力パットは半導体
装置の特定の場所にまとめて配置されること難しく、一
部の入力パットは図６に示すように出力パットに隣接し
て配置されることが多い。３１、３２、３３は出力ドラ
イバー回路、３５は前記入力信号が接続される内部回路
の一部、４５は入力信号を内部回路に接続するための信
号配線である。４１、４２は接地電位を内部回路に供給
するＶＳＳ配線であり、４１は出力ドライバー回路専
用、４２はその他回路用に用いられる。４３、４４は電
源電位を内部回路に供給するＶＤＤ配線であり、４４は
出力ドライバー回路専用、４３はその他回路用に用いら
れる。ここで、出力ドライバー回路専用の接地線配線、
電源線配線を用いたのは、出力ドライバ回路で外部大負
荷容量駆動時に発生する電流ノイズが他回路の動作に影
響を与えるのを防ぐためであり、出力ドライバー回路系
とその他回路系の電源及び接地線の共通インピーダンス
を少なくしている。３４は静電気による前記内部回路３
５のゲート膜破壊を防止する静電保護回路であり、前記
入力パット２４に隣接して配置され、接地電位への接続
はレイアウト効率を上げるため最近接の出力ドライバー
用接地配線４１を用いて行なわれている。
を示す図であり、１１、１２は接地電位が接続されるＶ
ＳＳパット、１３、１４は電源電位が接続されるＶＤＤ
パット、２１、２２、２３は出力パット、２４は入力信
号が接続される入力パットである。一般に、外部信号ピ
ン配置の兼ね合いで、必ずしも前記入力パットは半導体
装置の特定の場所にまとめて配置されること難しく、一
部の入力パットは図６に示すように出力パットに隣接し
て配置されることが多い。３１、３２、３３は出力ドラ
イバー回路、３５は前記入力信号が接続される内部回路
の一部、４５は入力信号を内部回路に接続するための信
号配線である。４１、４２は接地電位を内部回路に供給
するＶＳＳ配線であり、４１は出力ドライバー回路専
用、４２はその他回路用に用いられる。４３、４４は電
源電位を内部回路に供給するＶＤＤ配線であり、４４は
出力ドライバー回路専用、４３はその他回路用に用いら
れる。ここで、出力ドライバー回路専用の接地線配線、
電源線配線を用いたのは、出力ドライバ回路で外部大負
荷容量駆動時に発生する電流ノイズが他回路の動作に影
響を与えるのを防ぐためであり、出力ドライバー回路系
とその他回路系の電源及び接地線の共通インピーダンス
を少なくしている。３４は静電気による前記内部回路３
５のゲート膜破壊を防止する静電保護回路であり、前記
入力パット２４に隣接して配置され、接地電位への接続
はレイアウト効率を上げるため最近接の出力ドライバー
用接地配線４１を用いて行なわれている。
【０００４】図７は図６の配置をした従来の半導体装置
の等価回路を示す図である。ＭＯＳトランジスタ３５
２、３５３で構成されるインバータ３５１は内部回路の
初段ゲート回路の一例であり、入力は入力パット２４に
接続される。ＭＯＳトランジスタ３１２、３１３で構成
されるインバータ３１１は出力ドライバー回路の一例で
あり、その出力は出力パット２１に接続される。ＭＯＳ
トランジスタ３４１は静電保護回路３４の一例であり、
ドレイン電極は入力パット２４に、ゲ−ト電極及びソー
ス電極は出力ドライバー回路内ＮＭＯＳトランジスタ３
１３のソース電極と同一の接地線に接続される。抵抗４
１１、インダクタンス４１２は出力ドライバー回路用接
地配線の寄生抵抗、寄生インダクタンスであり、抵抗４
４１、インダクタンス４４２は出力ドライバー回路用電
源配線の寄生抵抗、寄生インダクタンスである。抵抗４
２１、インダクタンス４２２は出力ドライバー以外の回
路用接地配線の寄生抵抗、寄生インダクタンスであり、
抵抗４３１、インダクタンス４３２は出力ドライバー以
外の回路用電源配線の寄生抵抗、寄生インダクタンスで
ある。抵抗５１および５３、インダクタンス５２および
５４はボンディングワイヤー部の寄生抵抗、寄生インダ
クタンスであり、おのおの個別に配置されている接地パ
ット１１、１２から接続され、リードフレームを含む半
導体装置外部の接地配線の寄生抵抗６４、寄生インダク
タンス６５を介して基準接地電位に接続される。また、
抵抗６１、インダクタンス６２および容量６３はボンデ
ィングワイヤーおよびリードフレームを含む出力パット
２１に接続される信号ラインの寄生抵抗、寄生インダク
タンスおよび負荷容量であり、一般に負荷容量６３は１
００ピコファラッド程度もしくはそれ以上となる。尚、
図７等価回路では図６配置図で示される３２、３３出力
ドライバー回路は省略されている。
の等価回路を示す図である。ＭＯＳトランジスタ３５
２、３５３で構成されるインバータ３５１は内部回路の
初段ゲート回路の一例であり、入力は入力パット２４に
接続される。ＭＯＳトランジスタ３１２、３１３で構成
されるインバータ３１１は出力ドライバー回路の一例で
あり、その出力は出力パット２１に接続される。ＭＯＳ
トランジスタ３４１は静電保護回路３４の一例であり、
ドレイン電極は入力パット２４に、ゲ−ト電極及びソー
ス電極は出力ドライバー回路内ＮＭＯＳトランジスタ３
１３のソース電極と同一の接地線に接続される。抵抗４
１１、インダクタンス４１２は出力ドライバー回路用接
地配線の寄生抵抗、寄生インダクタンスであり、抵抗４
４１、インダクタンス４４２は出力ドライバー回路用電
源配線の寄生抵抗、寄生インダクタンスである。抵抗４
２１、インダクタンス４２２は出力ドライバー以外の回
路用接地配線の寄生抵抗、寄生インダクタンスであり、
抵抗４３１、インダクタンス４３２は出力ドライバー以
外の回路用電源配線の寄生抵抗、寄生インダクタンスで
ある。抵抗５１および５３、インダクタンス５２および
５４はボンディングワイヤー部の寄生抵抗、寄生インダ
クタンスであり、おのおの個別に配置されている接地パ
ット１１、１２から接続され、リードフレームを含む半
導体装置外部の接地配線の寄生抵抗６４、寄生インダク
タンス６５を介して基準接地電位に接続される。また、
抵抗６１、インダクタンス６２および容量６３はボンデ
ィングワイヤーおよびリードフレームを含む出力パット
２１に接続される信号ラインの寄生抵抗、寄生インダク
タンスおよび負荷容量であり、一般に負荷容量６３は１
００ピコファラッド程度もしくはそれ以上となる。尚、
図７等価回路では図６配置図で示される３２、３３出力
ドライバー回路は省略されている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は上
記のように構成されているため、以下のような課題があ
る。図７の半導体装置の等価回路において、出力パット
電位ＶＯがハイレベルからローレベルに変化するとき、
負荷容量６３に蓄積された電荷は、導通したＮＭＯＳト
ランジスタ３１３、接地配線を介して急激に基準接地電
位に流れ込む。一般に、出力ドライバー回路は高負荷を
短時間に駆動できるよう能力が高くなる様設計し、オン
抵抗は接地配線系の寄生インピーダンスと同程度となる
ため、ＮＭＯＳトランジスタ３１３のソース電位ＶＳ１
はＶＯが降下すると同時に上昇する。前述の文献ではＶ
Ｓ１は最大２．１４Ｖにもなると報告している。その
後、電流の急激な変化と、出力パットに接続される信号
ラインおよび接地配線に介在する寄生抵抗、寄生インダ
クタンスにより接地線に電位の振動を引き起こす。図８
は半導体装置内部電圧の時間変化を示すものでありＶ
Ｏ、ＶＳ１は図８の様になる。 一方、内部回路内のＮ
ＭＯＳトランジスタ３５３のソース電位ＶＳ２は出力ド
ライバー回路の接地配線系との共通インピーダンスが抵
抗６４、インダクタンス６５のみであり、また動作電流
も出力ドライバー回路に比べ十分に低いため、上記動作
時の接地線電位の振動も小さい。
記のように構成されているため、以下のような課題があ
る。図７の半導体装置の等価回路において、出力パット
電位ＶＯがハイレベルからローレベルに変化するとき、
負荷容量６３に蓄積された電荷は、導通したＮＭＯＳト
ランジスタ３１３、接地配線を介して急激に基準接地電
位に流れ込む。一般に、出力ドライバー回路は高負荷を
短時間に駆動できるよう能力が高くなる様設計し、オン
抵抗は接地配線系の寄生インピーダンスと同程度となる
ため、ＮＭＯＳトランジスタ３１３のソース電位ＶＳ１
はＶＯが降下すると同時に上昇する。前述の文献ではＶ
Ｓ１は最大２．１４Ｖにもなると報告している。その
後、電流の急激な変化と、出力パットに接続される信号
ラインおよび接地配線に介在する寄生抵抗、寄生インダ
クタンスにより接地線に電位の振動を引き起こす。図８
は半導体装置内部電圧の時間変化を示すものでありＶ
Ｏ、ＶＳ１は図８の様になる。 一方、内部回路内のＮ
ＭＯＳトランジスタ３５３のソース電位ＶＳ２は出力ド
ライバー回路の接地配線系との共通インピーダンスが抵
抗６４、インダクタンス６５のみであり、また動作電流
も出力ドライバー回路に比べ十分に低いため、上記動作
時の接地線電位の振動も小さい。
【０００６】しかし、静電保護回路のＮＭＯＳトランジ
スタ３４１のソース電位はＶＳ１であるため、例えば入
力パット電位ＶＧにＴＴＬレベルのローレベルである
０．８Ｖが印加されていた場合、上述のＶＳ１の上昇で
ＶＳ１とＶＧの電位差がＮＭＯＳトランジスタ３４１の
しきい値電圧より大きくなると、同トランジスタが導通
しＶＧの電位も上昇する。このＮＭＯＳトランジスタの
しきい値電圧は０．６Ｖ程度であるため、ＶＧは最大
１．５Ｖ以上まで上昇することになる。インバータ３５
１がＴＴＬレベルコンパチブルであるとするとそのスレ
ショルド電圧は１．５Ｖ程度であるから、上記動作では
本来論理的にロウレベルであるべき入力レベルが一時的
に不定レベルもしくはハイレベルと判定されことにな
る。従って、従来の半導体装置では出力ドライバー動作
時の電流により内部電源配線に電位変動が発生した場
合、誤動作が発生するという課題を有していた。
スタ３４１のソース電位はＶＳ１であるため、例えば入
力パット電位ＶＧにＴＴＬレベルのローレベルである
０．８Ｖが印加されていた場合、上述のＶＳ１の上昇で
ＶＳ１とＶＧの電位差がＮＭＯＳトランジスタ３４１の
しきい値電圧より大きくなると、同トランジスタが導通
しＶＧの電位も上昇する。このＮＭＯＳトランジスタの
しきい値電圧は０．６Ｖ程度であるため、ＶＧは最大
１．５Ｖ以上まで上昇することになる。インバータ３５
１がＴＴＬレベルコンパチブルであるとするとそのスレ
ショルド電圧は１．５Ｖ程度であるから、上記動作では
本来論理的にロウレベルであるべき入力レベルが一時的
に不定レベルもしくはハイレベルと判定されことにな
る。従って、従来の半導体装置では出力ドライバー動作
時の電流により内部電源配線に電位変動が発生した場
合、誤動作が発生するという課題を有していた。
【０００７】本発明はかかる課題を解決するためになさ
れたものであり、電流ノイズによる初段ゲート回路の誤
動作を防ぎ、高い安定性を有する半導体装置を提供する
ことを目的とする。
れたものであり、電流ノイズによる初段ゲート回路の誤
動作を防ぎ、高い安定性を有する半導体装置を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
出力ドライバー専用接地配線と、出力ドライバー以外の
回路用接地配線と、入力信号を受けるゲート回路と、静
電気による前記ゲート回路のゲート膜破壊を防止する静
電保護回路を備える半導体装置において、前記静電保護
回路は前記出力ドライバー以外の回路用接地配線から接
地電位が供給されていることを特徴とする半導体装置で
あり、また上記構成の半導体装置において、前記静電保
護回路が前記ゲート回路の近傍に配置されていることを
特徴とする半導体装置である。
出力ドライバー専用接地配線と、出力ドライバー以外の
回路用接地配線と、入力信号を受けるゲート回路と、静
電気による前記ゲート回路のゲート膜破壊を防止する静
電保護回路を備える半導体装置において、前記静電保護
回路は前記出力ドライバー以外の回路用接地配線から接
地電位が供給されていることを特徴とする半導体装置で
あり、また上記構成の半導体装置において、前記静電保
護回路が前記ゲート回路の近傍に配置されていることを
特徴とする半導体装置である。
【０００９】
【作用】本発明の半導体装置では、電流ノイズ等により
電源線、接地線に電位変動が発生しても、半導体装置の
初段ゲート回路のゲート端子に接続される静電保護回路
の接地電位への影響は少なく、静電保護回路が導通する
ことはない。
電源線、接地線に電位変動が発生しても、半導体装置の
初段ゲート回路のゲート端子に接続される静電保護回路
の接地電位への影響は少なく、静電保護回路が導通する
ことはない。
【００１０】
【実施例】図１は本発明の請求項１に係わる実施例の一
例を示す半導体装置の回路配置を示す図である。図１
中、静電保護回路３４を除いたその他構成要素の配置は
図６の従来装置の配置と同一である。静電保護回路３４
は信号配線４５に接続されると共に、接地線への配線は
出力ドライバー以外の回路用接地配線４２を用いて行な
われている。
例を示す半導体装置の回路配置を示す図である。図１
中、静電保護回路３４を除いたその他構成要素の配置は
図６の従来装置の配置と同一である。静電保護回路３４
は信号配線４５に接続されると共に、接地線への配線は
出力ドライバー以外の回路用接地配線４２を用いて行な
われている。
【００１１】図２は図１の配置をした本発明の半導体装
置の等価回路を示す図である。本発明の半導体装置の等
価回路は、静電保護回路内のＮＭＯＳトランジスタ３４
１の接地線の接続方法を除き図７の従来装置の等価回路
と同一である。ＮＭＯＳトランジスタ３４１のゲ−ト電
極およびソース電極は、前述のように出力ドライバー以
外の回路用接地配線４２に接続されているため、等価回
路では寄生抵抗４２３、寄生インダクタンス４２４を介
して出力ドライバー以外の回路用接地パット１２に接続
される。
置の等価回路を示す図である。本発明の半導体装置の等
価回路は、静電保護回路内のＮＭＯＳトランジスタ３４
１の接地線の接続方法を除き図７の従来装置の等価回路
と同一である。ＮＭＯＳトランジスタ３４１のゲ−ト電
極およびソース電極は、前述のように出力ドライバー以
外の回路用接地配線４２に接続されているため、等価回
路では寄生抵抗４２３、寄生インダクタンス４２４を介
して出力ドライバー以外の回路用接地パット１２に接続
される。
【００１２】図２の半導体装置の等価回路において、出
力パット電位ＶＯがハイレベルからローレベルに変化す
るとき、負荷容量６３に蓄積された電荷は、導通したＮ
ＭＯＳトランジスタ３１３、接地配線を介して急激に基
準接地電位に流れ込み、従来装置と同様に出力ドライバ
ー回路内ＮＭＯＳトランジスタ３１３のソース電位ＶＳ
３はＶＯが降下すると同時に上昇し、その後振動する。
力パット電位ＶＯがハイレベルからローレベルに変化す
るとき、負荷容量６３に蓄積された電荷は、導通したＮ
ＭＯＳトランジスタ３１３、接地配線を介して急激に基
準接地電位に流れ込み、従来装置と同様に出力ドライバ
ー回路内ＮＭＯＳトランジスタ３１３のソース電位ＶＳ
３はＶＯが降下すると同時に上昇し、その後振動する。
【００１３】一方、内部回路内のＮＭＯＳトランジスタ
３５３のソース電位ＶＳ２は出力ドライバー回路の接地
配線系との共通インピーダンスが抵抗６４、インダクタ
ンス６５のみであり、また動作電流も出力ドライバー回
路に比べ十分に低いため、上記動作時の接地線電位ＶＳ
２の振動も小さい。
３５３のソース電位ＶＳ２は出力ドライバー回路の接地
配線系との共通インピーダンスが抵抗６４、インダクタ
ンス６５のみであり、また動作電流も出力ドライバー回
路に比べ十分に低いため、上記動作時の接地線電位ＶＳ
２の振動も小さい。
【００１４】また、静電保護回路のＮＭＯＳトランジス
タ３４１のソース電位ＶＳ１はＮＭＯＳトランジスタ３
５３と同様であり、また動作電流は流れないため、上記
動作時の接地線電位ＶＳ１の振動も小さくＶＳ２と同じ
になる。
タ３４１のソース電位ＶＳ１はＮＭＯＳトランジスタ３
５３と同様であり、また動作電流は流れないため、上記
動作時の接地線電位ＶＳ１の振動も小さくＶＳ２と同じ
になる。
【００１５】この様な状態で、入力パット電位ＶＧに例
えばＴＴＬレベルのローレベルである０．８Ｖが印加さ
れていたとき、上述の接地線系の振動が発生した場合で
もＮＭＯＳトランジスタ３４１の接地電位ＶＳ１の振動
は十分小さく、ＶＳ１の電位がＶＧより上昇することは
ない。よって、ＮＭＯＳトランジスタ３４１が導通する
事はないので、ＶＧの電位は０．８Ｖ固定となる。従っ
て、本発明の半導体装置では出力ドライバー動作時の電
流により内部電源配線に電位変動が発生した場合でも、
インバータ３５１が受ける影響は極小であり、誤動作が
発生することはない。
えばＴＴＬレベルのローレベルである０．８Ｖが印加さ
れていたとき、上述の接地線系の振動が発生した場合で
もＮＭＯＳトランジスタ３４１の接地電位ＶＳ１の振動
は十分小さく、ＶＳ１の電位がＶＧより上昇することは
ない。よって、ＮＭＯＳトランジスタ３４１が導通する
事はないので、ＶＧの電位は０．８Ｖ固定となる。従っ
て、本発明の半導体装置では出力ドライバー動作時の電
流により内部電源配線に電位変動が発生した場合でも、
インバータ３５１が受ける影響は極小であり、誤動作が
発生することはない。
【００１６】図３は本発明の半導体装置内部電圧の時間
変化を示す図である。
変化を示す図である。
【００１７】図４は本発明の請求項２に係わる実施例の
一例を示す半導体装置の回路配置を示す図である。図４
中、静電保護回路３４を除いたその他構成要素の配置は
図６の従来装置の配置と同一である。静電保護回路３４
は信号配線４５に接続されていると共に、信号配線４５
が接続される内部回路３５に隣接して配置され、接地線
への結線は内部回路３５の接地配線の近傍にて行なわれ
る。
一例を示す半導体装置の回路配置を示す図である。図４
中、静電保護回路３４を除いたその他構成要素の配置は
図６の従来装置の配置と同一である。静電保護回路３４
は信号配線４５に接続されていると共に、信号配線４５
が接続される内部回路３５に隣接して配置され、接地線
への結線は内部回路３５の接地配線の近傍にて行なわれ
る。
【００１８】図５は図４の配置をした本発明の半導体装
置の等価回路を示す図である。図５の等価回路は、静電
保護回路内のＮＭＯＳトランジスタ３４１の接地線の接
続方法を除き図７の従来装置の等価回路と同一である。
ＮＭＯＳトランジスタ３４１のゲ−ト電極およびソース
電極は、前述のように内部回路３５の近傍に接続されて
いるため、等価回路ではＮＭＯＳトランジスタ３５３の
ソース電極と同一ノードに接続される。
置の等価回路を示す図である。図５の等価回路は、静電
保護回路内のＮＭＯＳトランジスタ３４１の接地線の接
続方法を除き図７の従来装置の等価回路と同一である。
ＮＭＯＳトランジスタ３４１のゲ−ト電極およびソース
電極は、前述のように内部回路３５の近傍に接続されて
いるため、等価回路ではＮＭＯＳトランジスタ３５３の
ソース電極と同一ノードに接続される。
【００１９】図５の半導体装置の等価回路において、出
力パット電位ＶＯがハイレベルからローレベルに変化す
るとき、負荷容量６３に蓄積された電荷は、導通したＮ
ＭＯＳトランジスタ３１３、接地配線を介して急激に基
準接地電位に流れ込み、従来装置と同様に出力ドライバ
ー回路内ＮＭＯＳトランジスタ３１３のソース電位ＶＳ
３はＶＯが降下すると同時に上昇し、その後振動する。
力パット電位ＶＯがハイレベルからローレベルに変化す
るとき、負荷容量６３に蓄積された電荷は、導通したＮ
ＭＯＳトランジスタ３１３、接地配線を介して急激に基
準接地電位に流れ込み、従来装置と同様に出力ドライバ
ー回路内ＮＭＯＳトランジスタ３１３のソース電位ＶＳ
３はＶＯが降下すると同時に上昇し、その後振動する。
【００２０】一方、内部回路内のＮＭＯＳトランジスタ
３５３のソース電位ＶＳ２および静電保護回路のＮＭＯ
Ｓトランジスタ３４１のソース電位ＶＳ１は出力ドライ
バー回路の接地配線系との共通インピーダンスが抵抗６
４、インダクタンス６５のみであり、また動作電流も出
力ドライバー回路に比べ十分に低いため、上記動作時の
接地線電位ＶＳ２の振動も小さい。
３５３のソース電位ＶＳ２および静電保護回路のＮＭＯ
Ｓトランジスタ３４１のソース電位ＶＳ１は出力ドライ
バー回路の接地配線系との共通インピーダンスが抵抗６
４、インダクタンス６５のみであり、また動作電流も出
力ドライバー回路に比べ十分に低いため、上記動作時の
接地線電位ＶＳ２の振動も小さい。
【００２１】この様な状態で、入力パット電位ＶＧに例
えばＴＴＬレベルのローレベルである０．８Ｖが印加さ
れていたとき、上述の接地線系の振動が発生した場合で
もＮＭＯＳトランジスタ３４１の接地電位ＶＳ１の振動
は十分小さく、ＶＳ１の電位がＶＧより上昇することは
ない。よって、ＮＭＯＳトランジスタ３４１が導通する
ことはないので、ＶＧの電位は０．８Ｖ固定となる。従
って、本発明の半導体装置では出力ドライバー動作時の
電流により内部電源配線に電位変動が発生した場合で
も、インバータ３５１が受ける影響は極小であり、誤動
作が発生することはない。
えばＴＴＬレベルのローレベルである０．８Ｖが印加さ
れていたとき、上述の接地線系の振動が発生した場合で
もＮＭＯＳトランジスタ３４１の接地電位ＶＳ１の振動
は十分小さく、ＶＳ１の電位がＶＧより上昇することは
ない。よって、ＮＭＯＳトランジスタ３４１が導通する
ことはないので、ＶＧの電位は０．８Ｖ固定となる。従
って、本発明の半導体装置では出力ドライバー動作時の
電流により内部電源配線に電位変動が発生した場合で
も、インバータ３５１が受ける影響は極小であり、誤動
作が発生することはない。
【００２２】また、この本発明の請求項２に係わる半導
体装置では静電保護回路という装置に必須な回路の配置
場所を工夫するだけで上述の効果が得られ、本発明の請
求項１に係わる半導体装置に比べ静電保護回路のための
追加的な接地配線の配置による装置面積増加をともなわ
ず実現できるという効果が付加される。
体装置では静電保護回路という装置に必須な回路の配置
場所を工夫するだけで上述の効果が得られ、本発明の請
求項１に係わる半導体装置に比べ静電保護回路のための
追加的な接地配線の配置による装置面積増加をともなわ
ず実現できるという効果が付加される。
【００２３】
【発明の効果】以上に述べたように本発明では、静電保
護回路の接地配線を出力ドライバー以外の回路用接地配
線を用いて行なうことにより、出力ドライバー動作によ
る接地線電位の振動発生時の初段ゲート回路での電位変
動を解決したので、高い安定性を有する半導体装置を実
現できる。
護回路の接地配線を出力ドライバー以外の回路用接地配
線を用いて行なうことにより、出力ドライバー動作によ
る接地線電位の振動発生時の初段ゲート回路での電位変
動を解決したので、高い安定性を有する半導体装置を実
現できる。
【００２４】また、本発明では、静電保護回路を入力信
号を受けるゲ−ト回路の近傍に配置されているので、上
記効果に加え、半導体装置の面積増加を防ぐことができ
る。
号を受けるゲ−ト回路の近傍に配置されているので、上
記効果に加え、半導体装置の面積増加を防ぐことができ
る。
【図１】本発明の請求項１に係わる半導体装置の回路配
置を示す図。
置を示す図。
【図２】本発明の請求項１に係わる半導体装置の等価回
路図。
路図。
【図３】本発明の半導体装置の動作波形図。
【図４】本発明の請求項２に係わる半導体装置の回路配
置を示す図。
置を示す図。
【図５】本発明の請求項２に係わる半導体装置の等価回
路図。
路図。
【図６】従来の半導体装置の回路配置を示す図。
【図７】従来の半導体装置の等価回路図。
【図８】従来の半導体装置の動作波形図。
１１、１２・・・ＶＳＳパット １３、１４・・・ＶＤＤパット ２１、２２、２３・・・出力パット ２４・・・入力パット ３１、３２、３３・・・出力ドライバー回路 ３４・・・静電保護回路 ３５・・・内部回路 ４１・・・出力ドライバー回路用接地配線 ４２・・・出力ドライバー以外の回路用接地配線 ４３・・・出力ドライバー以外の回路用電源配線 ４４・・・出力ドライバー回路用電源配線 ４５・・・信号配線 ５１、５３、６１、６４・・・寄生抵抗 ５２、５４、６２、６５・・・寄生インダクタンス ６３・・・負荷容量 ４１１、４２１、４２３、４３１、４４１・・・寄生抵
抗 ４１２、４２２、４２４、４３２、４４２・・・寄生イ
ンダクタンス
抗 ４１２、４２２、４２４、４３２、４４２・・・寄生イ
ンダクタンス
Claims (2)
- 【請求項１】出力ドライバー専用接地配線と、出力ドラ
イバー以外の回路用接地配線と、入力信号を受けるゲー
ト回路と、静電気による前記ゲート回路のゲート膜破壊
を防止する静電保護回路を備える半導体装置において、 前記静電保護回路は前記出力ドライバー以外の回路用接
地配線から接地電位が供給されていることを特徴とする
半導体装置。 - 【請求項２】請求項１記載の半導体装置において、前記
静電保護回路が前記ゲート回路の近傍に配置されている
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8401092A JP3170853B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8401092A JP3170853B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291492A true JPH05291492A (ja) | 1993-11-05 |
| JP3170853B2 JP3170853B2 (ja) | 2001-05-28 |
Family
ID=13818626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8401092A Expired - Lifetime JP3170853B2 (ja) | 1992-04-06 | 1992-04-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3170853B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456474B2 (en) | 1998-04-07 | 2002-09-24 | Nec Corporation | Semiconductor integrated circuit |
| WO2005053028A1 (ja) * | 2003-11-27 | 2005-06-09 | Matsushita Electric Industrial Co., Ltd. | 静電破壊保護素子を備えた半導体装置 |
-
1992
- 1992-04-06 JP JP8401092A patent/JP3170853B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456474B2 (en) | 1998-04-07 | 2002-09-24 | Nec Corporation | Semiconductor integrated circuit |
| WO2005053028A1 (ja) * | 2003-11-27 | 2005-06-09 | Matsushita Electric Industrial Co., Ltd. | 静電破壊保護素子を備えた半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3170853B2 (ja) | 2001-05-28 |
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