JPH052896A - 不揮発性半導体記憶装置およびその試験方法 - Google Patents
不揮発性半導体記憶装置およびその試験方法Info
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- JPH052896A JPH052896A JP3153405A JP15340591A JPH052896A JP H052896 A JPH052896 A JP H052896A JP 3153405 A JP3153405 A JP 3153405A JP 15340591 A JP15340591 A JP 15340591A JP H052896 A JPH052896 A JP H052896A
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- test
- voltage
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Abstract
(57)【要約】
【目的】 電気的にデータの書き込みおよび消去がなさ
れる不揮発性半導体装置およびその試験方法に関し、保
証試験に要する時間を短縮し、しかも信頼性を向上させ
ることを目的としする。 【構成】 外部からの設定により装置内を通常モードと
試験モードに切り換え、切り換えたモード状態を保持す
るバーンインセルと、前記通常モードの時にのみアクセ
スがなされるリアルセルと、前記試験モードの時にのみ
アクセスがなされるテストセルと、前記試験モードの時
に、データの書き込みまたは消去用の電圧を通常モード
の時よりも高くする書換え電圧昇圧手段（１６、１７）
と、前記試験モードの時に、アクセスのない時にセルの
コントロールゲートに通常モードの時よりも高い電圧を
印加するＣＧ電圧昇圧手段（１８）とを備えるように構
成する。
れる不揮発性半導体装置およびその試験方法に関し、保
証試験に要する時間を短縮し、しかも信頼性を向上させ
ることを目的としする。 【構成】 外部からの設定により装置内を通常モードと
試験モードに切り換え、切り換えたモード状態を保持す
るバーンインセルと、前記通常モードの時にのみアクセ
スがなされるリアルセルと、前記試験モードの時にのみ
アクセスがなされるテストセルと、前記試験モードの時
に、データの書き込みまたは消去用の電圧を通常モード
の時よりも高くする書換え電圧昇圧手段（１６、１７）
と、前記試験モードの時に、アクセスのない時にセルの
コントロールゲートに通常モードの時よりも高い電圧を
印加するＣＧ電圧昇圧手段（１８）とを備えるように構
成する。
Description
【０００１】
【産業上の利用分野】本発明は、電気的にデータの書き
込みおよび消去がなされる不揮発性半導体記憶装置およ
びその試験方法に関する。
込みおよび消去がなされる不揮発性半導体記憶装置およ
びその試験方法に関する。
【０００２】電気的にデータの書き込みおよび消去がな
される不揮発性半導体記憶装置（以下、「Ｅ2 Ｐ−ＲＯ
Ｍ」という）の特性においては、書換え回数に対する保
証が大きな問題である。すなわち、カタログ上の書換え
回数の値を保証しようとした場合には、メーカー側にお
いては、その何倍もの書き換えをして、その上で不良の
発生がないことを確認しなければならない。さらにＥ2
Ｐ−ＲＯＭの特性においては、データ保証特性も問題に
なってくる。これはデータを書き込んだ後にそのデータ
をどれだけの期間保持できるかを保証するもので、仕様
上では年単位の保証となっていて、メーカー側はこれに
対する試験による保証も重要となっている。
される不揮発性半導体記憶装置（以下、「Ｅ2 Ｐ−ＲＯ
Ｍ」という）の特性においては、書換え回数に対する保
証が大きな問題である。すなわち、カタログ上の書換え
回数の値を保証しようとした場合には、メーカー側にお
いては、その何倍もの書き換えをして、その上で不良の
発生がないことを確認しなければならない。さらにＥ2
Ｐ−ＲＯＭの特性においては、データ保証特性も問題に
なってくる。これはデータを書き込んだ後にそのデータ
をどれだけの期間保持できるかを保証するもので、仕様
上では年単位の保証となっていて、メーカー側はこれに
対する試験による保証も重要となっている。
【０００３】
【従来の技術】周知のように、ＦＬＯＴＯＸ（Floating
Gate Tunnel Oxide）型のＥ2 Ｐ−ＲＯＭに構成される
セルには、フローティングゲートが構成され、そのフロ
ーティングゲートの一部分に非常に薄い酸化膜の領域
（トンネル部）があり、そこを介して電流を流し、フロ
ーティングゲートへの電子注入またはフローティングゲ
ートからの電子放出を行うことにより、データの消去ま
たは書き込みがおこなわれる。このセルにはコントロー
ルゲート、セレクトゲート、ソース電極、およびドレイ
ン電極が形成されていて、セレクトゲートとドレイン電
極に２０Ｖの電圧を印加することにより、データの書き
込みとなるフローティングゲートからの電子放出がなさ
れ、コントロールゲートとセレクトゲートに２０Ｖの電
圧を印加することにより、データの消去となるフローテ
ィングゲートへの電子の注入がなされる。２０Ｖの電圧
は、装置内部に電源電圧を昇圧する昇圧回路を備え、デ
ータの書き込みまたは消去の際にその昇圧回路から作成
されている。
Gate Tunnel Oxide）型のＥ2 Ｐ−ＲＯＭに構成される
セルには、フローティングゲートが構成され、そのフロ
ーティングゲートの一部分に非常に薄い酸化膜の領域
（トンネル部）があり、そこを介して電流を流し、フロ
ーティングゲートへの電子注入またはフローティングゲ
ートからの電子放出を行うことにより、データの消去ま
たは書き込みがおこなわれる。このセルにはコントロー
ルゲート、セレクトゲート、ソース電極、およびドレイ
ン電極が形成されていて、セレクトゲートとドレイン電
極に２０Ｖの電圧を印加することにより、データの書き
込みとなるフローティングゲートからの電子放出がなさ
れ、コントロールゲートとセレクトゲートに２０Ｖの電
圧を印加することにより、データの消去となるフローテ
ィングゲートへの電子の注入がなされる。２０Ｖの電圧
は、装置内部に電源電圧を昇圧する昇圧回路を備え、デ
ータの書き込みまたは消去の際にその昇圧回路から作成
されている。
【０００４】このようなＥ2 Ｐ−ＲＯＭに対して、従来
における書換え回数保証試験は、高温環境下において高
温によるストレスを与えた状態で、書き込みおよび消去
の書き換え動作を数万回単位で繰り返えすことにより行
なっていた。また、データ保持特性の保証試験は、同じ
く高温環境下でストレスを与え、かつ通電状態にして一
定期間放置することにより行なっていた。また、従来の
試験では、装置内部を試験モードにするために、外部の
試験装置からあらかじめ決められた端子に通常使用する
電圧（例えば５Ｖ）よりも高い電圧（例えば１５Ｖ）
が、試験モードにする間に加えられていた。
における書換え回数保証試験は、高温環境下において高
温によるストレスを与えた状態で、書き込みおよび消去
の書き換え動作を数万回単位で繰り返えすことにより行
なっていた。また、データ保持特性の保証試験は、同じ
く高温環境下でストレスを与え、かつ通電状態にして一
定期間放置することにより行なっていた。また、従来の
試験では、装置内部を試験モードにするために、外部の
試験装置からあらかじめ決められた端子に通常使用する
電圧（例えば５Ｖ）よりも高い電圧（例えば１５Ｖ）
が、試験モードにする間に加えられていた。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のＥ2 Ｐ−ＲＯＭの書換え回数の保証試験では、書換
え回数の保証値の何倍もの書き換えを行なっているた
め、試験にはかなりの時間が必要となっていた。また、
データ保持特性の保証試験でも、保証期間が１０年程に
もなるため、高温下でストレスを与えた状態とはいえ、
放置する試験期間もかなり長いものとなっていた。
来のＥ2 Ｐ−ＲＯＭの書換え回数の保証試験では、書換
え回数の保証値の何倍もの書き換えを行なっているた
め、試験にはかなりの時間が必要となっていた。また、
データ保持特性の保証試験でも、保証期間が１０年程に
もなるため、高温下でストレスを与えた状態とはいえ、
放置する試験期間もかなり長いものとなっていた。
【０００６】このように従来の保証試験にともなう時間
と工数は多大で、結果的に製品の価格に影響し、テスト
コストの点から課題となっていた。また、保証試験は製
品を使用して行われることから、当然従来では抜き取り
試験となり、全数に対する保証とはならないため、信頼
性の点においても課題となっていた。
と工数は多大で、結果的に製品の価格に影響し、テスト
コストの点から課題となっていた。また、保証試験は製
品を使用して行われることから、当然従来では抜き取り
試験となり、全数に対する保証とはならないため、信頼
性の点においても課題となっていた。
【０００７】本発明は、このような課題に鑑みて創案さ
れたもので、保証試験に要する時間を短縮し、しかも信
頼性を向上させることのできる不揮発性半導体記憶装置
およびその試験方法を提供することを目的とする。
れたもので、保証試験に要する時間を短縮し、しかも信
頼性を向上させることのできる不揮発性半導体記憶装置
およびその試験方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
請求項１の本発明は、電気的にデータの書き込みおよび
消去がなされる不揮発性半導体記憶装置において、外部
からの設定により装置内を通常モードと試験モードに切
り換え、切り換えたモード状態を保持するバーンインセ
ルと、前記通常モードの時にのみアクセスされるリアル
セルと、前記試験モードの時にのみアクセスされるテス
トセルと、前記試験モードの時に、データの書き込みま
たは消去用の電圧を通常モードの時よりも高くする書換
え電圧昇圧手段と、前記試験モードの時に、アクセスの
ない時にセルのコントロールゲートに通常モードの時よ
りも高い電圧を印加するＣＧ電圧昇圧手段とを備えるよ
うに構成する。
請求項１の本発明は、電気的にデータの書き込みおよび
消去がなされる不揮発性半導体記憶装置において、外部
からの設定により装置内を通常モードと試験モードに切
り換え、切り換えたモード状態を保持するバーンインセ
ルと、前記通常モードの時にのみアクセスされるリアル
セルと、前記試験モードの時にのみアクセスされるテス
トセルと、前記試験モードの時に、データの書き込みま
たは消去用の電圧を通常モードの時よりも高くする書換
え電圧昇圧手段と、前記試験モードの時に、アクセスの
ない時にセルのコントロールゲートに通常モードの時よ
りも高い電圧を印加するＣＧ電圧昇圧手段とを備えるよ
うに構成する。
【０００９】請求項２の本発明は、前記請求項１記載の
不揮発性半導体記憶装置の試験方法であって、前記不揮
発性半導体記憶装置を高温環境下に置き、前記バーンイ
ンセルを試験モードに設定して、前記テストセルへのデ
ータの書き込みおよび消去を、前記書換え電圧昇圧手段
により通常モード時よりも高い電圧で行なうようにし、
前記テストセルへのデータの書き込みおよび消去のアク
セスを、所定回数繰り返し、そのアクセス終了後に書き
込みデータの読み出し、照合を行なって判定するように
構成する。
不揮発性半導体記憶装置の試験方法であって、前記不揮
発性半導体記憶装置を高温環境下に置き、前記バーンイ
ンセルを試験モードに設定して、前記テストセルへのデ
ータの書き込みおよび消去を、前記書換え電圧昇圧手段
により通常モード時よりも高い電圧で行なうようにし、
前記テストセルへのデータの書き込みおよび消去のアク
セスを、所定回数繰り返し、そのアクセス終了後に書き
込みデータの読み出し、照合を行なって判定するように
構成する。
【００１０】請求項３の本発明は、前記請求項１記載の
不揮発性半導体記憶装置の試験方法であって、前記不揮
発性半導体記憶装置を高温環境下に置き、前記バーンイ
ンセルを通常モードに設定して、前記リアルセルに所定
のデータの書き込みを行い、次に、前記バーンインセル
を試験モードに設定して、前記テストセルに所定のデー
タの書き込みを行い、その後、アクセスを行なわずに、
前記ＣＧ電圧昇圧手段によりセルのコントロールゲート
に通常モード時よりも高い電圧が印加された状態で、所
定時間放置し、その所定時間経過後に前記テストセルお
よびリアルセルから書き込みデータを読み出し、照合を
行なって判定するように構成する。
不揮発性半導体記憶装置の試験方法であって、前記不揮
発性半導体記憶装置を高温環境下に置き、前記バーンイ
ンセルを通常モードに設定して、前記リアルセルに所定
のデータの書き込みを行い、次に、前記バーンインセル
を試験モードに設定して、前記テストセルに所定のデー
タの書き込みを行い、その後、アクセスを行なわずに、
前記ＣＧ電圧昇圧手段によりセルのコントロールゲート
に通常モード時よりも高い電圧が印加された状態で、所
定時間放置し、その所定時間経過後に前記テストセルお
よびリアルセルから書き込みデータを読み出し、照合を
行なって判定するように構成する。
【００１１】
【作用】請求項１の本発明である不揮発性半導体記憶装
置では、外部からバーンインセルにアクセスがなされ、
通常モードまたは試験モードに設定される。通常モード
に設定された時には、記憶装置に対するデータの書き込
み、消去、読み出しのアクセスはリアルセルに対しての
みなされる。試験モードに設定された時には、記憶装置
に対するデータの書き込み、消去、読み出しのアクセス
はテストセルに対してのみなされ、そしてそのデータの
書き込みおよび消去においてアクセスされたセルに印加
される電圧は、書換え電圧昇圧手段により通常モード時
よりも高い電圧にされる。また、試験モードの時には、
データの書き込み、消去、読み出しのアクセスのない時
に、ＣＧ電圧昇圧手段により各セルのコントロールゲー
トには通常モード時よりも高い電圧が印加される。
置では、外部からバーンインセルにアクセスがなされ、
通常モードまたは試験モードに設定される。通常モード
に設定された時には、記憶装置に対するデータの書き込
み、消去、読み出しのアクセスはリアルセルに対しての
みなされる。試験モードに設定された時には、記憶装置
に対するデータの書き込み、消去、読み出しのアクセス
はテストセルに対してのみなされ、そしてそのデータの
書き込みおよび消去においてアクセスされたセルに印加
される電圧は、書換え電圧昇圧手段により通常モード時
よりも高い電圧にされる。また、試験モードの時には、
データの書き込み、消去、読み出しのアクセスのない時
に、ＣＧ電圧昇圧手段により各セルのコントロールゲー
トには通常モード時よりも高い電圧が印加される。
【００１２】請求項２の本発明の試験方法では、高温環
境下に置いてストレスを与えるとともに、バーンインセ
ルにアクセスして試験モードに設定し、データの書き込
みおよび消去のアクセスを繰り返す。このときのアクセ
スされるテストセルには、書換え電圧昇圧手段によりデ
ータの書き込みおよび消去のための電圧が通常モード時
よりも高い電圧で印加されるため、より厳しいストレス
が与えられてのデータ書換え保証試験となる。
境下に置いてストレスを与えるとともに、バーンインセ
ルにアクセスして試験モードに設定し、データの書き込
みおよび消去のアクセスを繰り返す。このときのアクセ
スされるテストセルには、書換え電圧昇圧手段によりデ
ータの書き込みおよび消去のための電圧が通常モード時
よりも高い電圧で印加されるため、より厳しいストレス
が与えられてのデータ書換え保証試験となる。
【００１３】請求項２の本発明の試験方法では、高温環
境下に置いてストレスを与えるとともに、リアルセル、
テストセルともに所定のデータの書き込みを行った後
に、試験モードに設定し、アクセスをしないで所定の時
間放置する。このときの全セルには、ＣＧ電圧昇圧手段
によりコントロールゲートに通常モード時よりも高い電
圧が印加されるため、データ保持が不安定な状態にされ
てのデータ保持保証試験となる。
境下に置いてストレスを与えるとともに、リアルセル、
テストセルともに所定のデータの書き込みを行った後
に、試験モードに設定し、アクセスをしないで所定の時
間放置する。このときの全セルには、ＣＧ電圧昇圧手段
によりコントロールゲートに通常モード時よりも高い電
圧が印加されるため、データ保持が不安定な状態にされ
てのデータ保持保証試験となる。
【００１４】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は、本発明の不揮発性半導体記憶装
置（Ｅ2 Ｐ−ＲＯＭ）の一実施例の概略構成図である。
同図において、１はＥ2 Ｐ−ＲＯＭ、２は試験装置であ
る。Ｅ 2 Ｐ−ＲＯＭ１において、１１は通常モード時に
データ記憶用としてアクセスされるリアルセル（REAL C
ELL）、１２は試験モード時のみアクセスがなされるテ
ストセル（TEST CELL ）、１３はバーンインセル（B/I
CELL）であり、データが書き込まれたときにバーンイン
アクティブ（ＢＩＡ）信号をオンにし、装置内を試験モ
ードに切り換えてその状態を保持し、消去されたときに
はＢＩＡ信号をオフにして装置内を通常モードにしてそ
の状態を保持する。１４はそのバーンインセル１３への
書き込み回路であり、外部からのバーンインセル書き込
み信号によりバーンインセル１３への書き込みを行な
い、バーンインセル消去信号によりバーンインセル１３
の消去を行なう。１５はチップセレクトバッファ（CS B
UFFER）であり、外部からＥ2 Ｐ−ＲＯＭ１へのアクセ
ス信号であるチップセレクト（ＣＳ）信号とバーンイン
セル１３から出力されるＢＩＡ信号を入力し、両信号の
論理によりリアルセル１１をセレクトするＳＥＬＲ信
号、テストセル１２をセレクトするＳＥＬＴ信号、後述
するデータ保持電圧作成回路１８を制御するＢＩ０信号
を出力する。１６および１７は、本発明の書換え電圧昇
圧手段である。１６は昇圧回路であり、外部からのリア
ルセル１１またはテストセル１２への書き込みまたは消
去時のアクセスにより作動して、書き込みまたは消去に
必要な書換え電圧Ｖppを電源電圧Ｖccを昇圧して作成
し、リアルセル１１またはテストセル１２へ供給する。
１７はクランプ回路であり、昇圧回路１６から出力され
た書き換え電圧Ｖppを監視し、所定の電圧を超えた時に
昇圧回路１６へのＳＴＰ信号をオンにし、所定の電圧ま
で下降した時にオフにする。本実施例ではチップセレク
トバッファ１５から出力されるＳＥＬＲ信号とＳＥＬＴ
信号が入力され、それらの信号により監視する所定の電
圧値が異なるようにされている。昇圧回路１６ではクラ
ンプ回路１７からの信号ＳＴＰがオンになると、その信
号ＳＴＰがオフになるまで昇圧を停止する。１８は本発
明のＣＧ電圧昇圧手段であるデータ保持電圧作成回路で
あり、チップセレクトバッファ１５からのＢＩ０信号が
オンになると、リアルセル１１およびテストセル１２の
各セルのコントロールゲートへデータ保持電圧を出力す
る。
細に説明する。図１は、本発明の不揮発性半導体記憶装
置（Ｅ2 Ｐ−ＲＯＭ）の一実施例の概略構成図である。
同図において、１はＥ2 Ｐ−ＲＯＭ、２は試験装置であ
る。Ｅ 2 Ｐ−ＲＯＭ１において、１１は通常モード時に
データ記憶用としてアクセスされるリアルセル（REAL C
ELL）、１２は試験モード時のみアクセスがなされるテ
ストセル（TEST CELL ）、１３はバーンインセル（B/I
CELL）であり、データが書き込まれたときにバーンイン
アクティブ（ＢＩＡ）信号をオンにし、装置内を試験モ
ードに切り換えてその状態を保持し、消去されたときに
はＢＩＡ信号をオフにして装置内を通常モードにしてそ
の状態を保持する。１４はそのバーンインセル１３への
書き込み回路であり、外部からのバーンインセル書き込
み信号によりバーンインセル１３への書き込みを行な
い、バーンインセル消去信号によりバーンインセル１３
の消去を行なう。１５はチップセレクトバッファ（CS B
UFFER）であり、外部からＥ2 Ｐ−ＲＯＭ１へのアクセ
ス信号であるチップセレクト（ＣＳ）信号とバーンイン
セル１３から出力されるＢＩＡ信号を入力し、両信号の
論理によりリアルセル１１をセレクトするＳＥＬＲ信
号、テストセル１２をセレクトするＳＥＬＴ信号、後述
するデータ保持電圧作成回路１８を制御するＢＩ０信号
を出力する。１６および１７は、本発明の書換え電圧昇
圧手段である。１６は昇圧回路であり、外部からのリア
ルセル１１またはテストセル１２への書き込みまたは消
去時のアクセスにより作動して、書き込みまたは消去に
必要な書換え電圧Ｖppを電源電圧Ｖccを昇圧して作成
し、リアルセル１１またはテストセル１２へ供給する。
１７はクランプ回路であり、昇圧回路１６から出力され
た書き換え電圧Ｖppを監視し、所定の電圧を超えた時に
昇圧回路１６へのＳＴＰ信号をオンにし、所定の電圧ま
で下降した時にオフにする。本実施例ではチップセレク
トバッファ１５から出力されるＳＥＬＲ信号とＳＥＬＴ
信号が入力され、それらの信号により監視する所定の電
圧値が異なるようにされている。昇圧回路１６ではクラ
ンプ回路１７からの信号ＳＴＰがオンになると、その信
号ＳＴＰがオフになるまで昇圧を停止する。１８は本発
明のＣＧ電圧昇圧手段であるデータ保持電圧作成回路で
あり、チップセレクトバッファ１５からのＢＩ０信号が
オンになると、リアルセル１１およびテストセル１２の
各セルのコントロールゲートへデータ保持電圧を出力す
る。
【００１５】図２は、上記構成におけるリアルセル１１
とテストセル１２の選択に関する詳細な回路図である。
同図（ａ）において、ＷＬ0 〜ＷＬm はアドレスライン
からデコードされたワードラインである。ＢＬ1 〜ＢＬ
n はリアルセルアレイ１１ａのビットラインであり、Ｂ
ＬＴ1 〜ＢＬＴl はテストセルアレイ１２ａのビットラ
インである。それぞれのビットラインにはトランジスタ
が介挿されていて、それぞれのトランジスタへの制御信
号Ｙ1 〜Ｙn 、ＹＴ1〜ＹＴl へは、アドレスラインの
デコード信号が入力され、いずれかがオンにされること
により、ビットラインのうちの１つが選択されるように
なされている。
とテストセル１２の選択に関する詳細な回路図である。
同図（ａ）において、ＷＬ0 〜ＷＬm はアドレスライン
からデコードされたワードラインである。ＢＬ1 〜ＢＬ
n はリアルセルアレイ１１ａのビットラインであり、Ｂ
ＬＴ1 〜ＢＬＴl はテストセルアレイ１２ａのビットラ
インである。それぞれのビットラインにはトランジスタ
が介挿されていて、それぞれのトランジスタへの制御信
号Ｙ1 〜Ｙn 、ＹＴ1〜ＹＴl へは、アドレスラインの
デコード信号が入力され、いずれかがオンにされること
により、ビットラインのうちの１つが選択されるように
なされている。
【００１６】同図（ｂ）はビットラインデコーダの回路
図である。ビットラインデコーダ２０にはチップセレク
トバッファ１５から出力されるＳＥＬＲ信号とＳＥＬＴ
信号とビットラインを選択するアドレスラインＡＤ0 〜
ＡＤx が入力されている。同図に示すように、本実施例
では、２つのデコーダ２０ａ、２０ｂが構成されてい
る。一方のデコーダ２０ａには、ＳＥＬＲ信号とアドレ
スラインＡＤ0 〜ＡＤx が入力されてデコードされ、前
記トランジスタへの制御信号Ｙ1 〜Ｙn を出力するよう
になされ、他方のデコーダ２０ｂには、ＳＥＬＴ信号と
アドレスラインＡＤ0 〜ＡＤx が入力されてデコードさ
れ、前記トランジスタへの制御信号ＹＴ1 〜ＹＴl を出
力するようになされている。すなわち、ＳＥＬＲ信号が
オンの時には制御信号Ｙ1 〜Ｙnが出力されてリアルセ
ルアレイ１１ａのいずれかのビットラインが選択される
ようにされ、ＳＥＬＴ信号がオンの時には制御信号ＹＴ
1 〜ＹＴl が出力されてテストセルアレイ１２ａのいず
れかのビットラインが選択されるようになされている。
図である。ビットラインデコーダ２０にはチップセレク
トバッファ１５から出力されるＳＥＬＲ信号とＳＥＬＴ
信号とビットラインを選択するアドレスラインＡＤ0 〜
ＡＤx が入力されている。同図に示すように、本実施例
では、２つのデコーダ２０ａ、２０ｂが構成されてい
る。一方のデコーダ２０ａには、ＳＥＬＲ信号とアドレ
スラインＡＤ0 〜ＡＤx が入力されてデコードされ、前
記トランジスタへの制御信号Ｙ1 〜Ｙn を出力するよう
になされ、他方のデコーダ２０ｂには、ＳＥＬＴ信号と
アドレスラインＡＤ0 〜ＡＤx が入力されてデコードさ
れ、前記トランジスタへの制御信号ＹＴ1 〜ＹＴl を出
力するようになされている。すなわち、ＳＥＬＲ信号が
オンの時には制御信号Ｙ1 〜Ｙnが出力されてリアルセ
ルアレイ１１ａのいずれかのビットラインが選択される
ようにされ、ＳＥＬＴ信号がオンの時には制御信号ＹＴ
1 〜ＹＴl が出力されてテストセルアレイ１２ａのいず
れかのビットラインが選択されるようになされている。
【００１７】図３は、図１に示したクランプ回路１７の
詳細な回路図である。クランプ回路はソースとゲートを
ショートさせて定電流負荷としたＭＯＳトランジスタを
直列に接続して、その接続するトランジスタの数によ
り、あらかじめ定めた電圧値を監視してその電圧値を超
えた時にＳＴＰ信号を出力するようにしたものである。
同図に示すように、本実施例では、２つのクランプ回路
１７ａ、１７ｂとＯＲ回路１７ｃが構成され、それぞれ
のクランプ回路１７ａ、１７ｂには昇圧回路１６の出力
する書換え電圧Ｖppが入力される。一方のクランプ回路
１７ａには、定電流負荷としたＭＯＳトランジスタがａ
個接続され、その最終段に制御用のトランジスタＴ1 が
介挿され、そのゲートに制御信号としてＳＥＬＲ信号が
入力されている。他方のクランプ回路１７ｂには、定電
流負荷としたＭＯＳトランジスタがｂ個接続され、その
最終段に制御用のトランジスタＴ2 が介挿され、そのゲ
ートに制御信号としてＳＥＬＴ信号が入力されている。
そして、それぞれのクランプ回路１７ａ、１７ｂの出力
はＯＲ回路１７ｃを介してＳＴＰ信号として出力される
ようになされている。すなわち、チップセレクトバッフ
ァ１５からＳＥＬＲ信号が出力された場合には、クラン
プ回路１７ａが作動して設定されている書換え電圧を監
視してＳＴＰ信号を出力し、チップセレクトバッファ１
５からＳＥＬＴ信号が出力された場合には、クランプ回
路１７ｂが作動して設定されている書換え電圧を監視し
てＳＴＰ信号を出力するように構成されている。
詳細な回路図である。クランプ回路はソースとゲートを
ショートさせて定電流負荷としたＭＯＳトランジスタを
直列に接続して、その接続するトランジスタの数によ
り、あらかじめ定めた電圧値を監視してその電圧値を超
えた時にＳＴＰ信号を出力するようにしたものである。
同図に示すように、本実施例では、２つのクランプ回路
１７ａ、１７ｂとＯＲ回路１７ｃが構成され、それぞれ
のクランプ回路１７ａ、１７ｂには昇圧回路１６の出力
する書換え電圧Ｖppが入力される。一方のクランプ回路
１７ａには、定電流負荷としたＭＯＳトランジスタがａ
個接続され、その最終段に制御用のトランジスタＴ1 が
介挿され、そのゲートに制御信号としてＳＥＬＲ信号が
入力されている。他方のクランプ回路１７ｂには、定電
流負荷としたＭＯＳトランジスタがｂ個接続され、その
最終段に制御用のトランジスタＴ2 が介挿され、そのゲ
ートに制御信号としてＳＥＬＴ信号が入力されている。
そして、それぞれのクランプ回路１７ａ、１７ｂの出力
はＯＲ回路１７ｃを介してＳＴＰ信号として出力される
ようになされている。すなわち、チップセレクトバッフ
ァ１５からＳＥＬＲ信号が出力された場合には、クラン
プ回路１７ａが作動して設定されている書換え電圧を監
視してＳＴＰ信号を出力し、チップセレクトバッファ１
５からＳＥＬＴ信号が出力された場合には、クランプ回
路１７ｂが作動して設定されている書換え電圧を監視し
てＳＴＰ信号を出力するように構成されている。
【００１８】図４は、図１に示したデータ保持電圧作成
回路１８の詳細図である。同図に示すように、データ保
持電圧作成回路１８は、ゲートにＢＩ０信号を入力した
トランジスタＴ3 により電源電圧Ｖccを出力制御するも
のである。すなわち、チップセレクトバッファ１５から
ＢＩ０信号が出力されると、トランジスタＴ3 がオンし
て電源電圧Ｖccが出力される。その電源電圧Ｖccはリア
ルセル１１およびテストセル１２の各セルのコントロー
ルゲート（ＣＧ）へ印加されるようになされている。
回路１８の詳細図である。同図に示すように、データ保
持電圧作成回路１８は、ゲートにＢＩ０信号を入力した
トランジスタＴ3 により電源電圧Ｖccを出力制御するも
のである。すなわち、チップセレクトバッファ１５から
ＢＩ０信号が出力されると、トランジスタＴ3 がオンし
て電源電圧Ｖccが出力される。その電源電圧Ｖccはリア
ルセル１１およびテストセル１２の各セルのコントロー
ルゲート（ＣＧ）へ印加されるようになされている。
【００１９】図５は、本実施例のＥ2 Ｐ−ＲＯＭの信号
論理と動作の説明図である。本実施例のＥ2 Ｐ−ＲＯＭ
では、図１に示したように、外部からバーンインセル書
き込み回路１４を介してバーンインセル１３に書き込み
があると、バーンインセル１３はＢＩＡ信号を発して装
置内部を試験モードにする。すなわち、図５に示すよう
に、ＢＩＡ信号が論理“Ｈ”になった時が試験モードと
なり、この状態で、アクセス信号として論理“Ｈ”のチ
ップセレクト（ＣＳ）信号が入力された時には、チップ
セレクトバッファ１５はＳＥＬＴ信号をオンにする。こ
れによりテストセル１２のみが選択されることになり、
外部からの書き込み、消去、読み出しに係わるアクセス
は、図２において説明したように、テストセルアレイ１
２ａのうちのいずれかのセルがアクセスされ、リアルセ
ルアレイ１１ａはアクセスされない。また、この状態で
は図３に示したように、クランプ回路１７ｂに設定され
ている監視電圧により、昇圧回路１６において昇圧され
る書換え電圧が決まり、その書換え電圧が書き込みまた
は消去のときにテストセル１２に供給される。
論理と動作の説明図である。本実施例のＥ2 Ｐ−ＲＯＭ
では、図１に示したように、外部からバーンインセル書
き込み回路１４を介してバーンインセル１３に書き込み
があると、バーンインセル１３はＢＩＡ信号を発して装
置内部を試験モードにする。すなわち、図５に示すよう
に、ＢＩＡ信号が論理“Ｈ”になった時が試験モードと
なり、この状態で、アクセス信号として論理“Ｈ”のチ
ップセレクト（ＣＳ）信号が入力された時には、チップ
セレクトバッファ１５はＳＥＬＴ信号をオンにする。こ
れによりテストセル１２のみが選択されることになり、
外部からの書き込み、消去、読み出しに係わるアクセス
は、図２において説明したように、テストセルアレイ１
２ａのうちのいずれかのセルがアクセスされ、リアルセ
ルアレイ１１ａはアクセスされない。また、この状態で
は図３に示したように、クランプ回路１７ｂに設定され
ている監視電圧により、昇圧回路１６において昇圧され
る書換え電圧が決まり、その書換え電圧が書き込みまた
は消去のときにテストセル１２に供給される。
【００２０】そして、ＢＩＡ信号が論理“Ｈ”の時に、
ＣＳ信号が論理“Ｌ”にされると、チップセレクトバッ
ファ１５はＢＩ０信号をオンにする。これにより、デー
タ保持電圧作成回路１８が作動し、リアルセル１１とテ
ストセル１２の全てのセルのコントロールゲートに電源
電圧Ｖccが印加されることになる。
ＣＳ信号が論理“Ｌ”にされると、チップセレクトバッ
ファ１５はＢＩ０信号をオンにする。これにより、デー
タ保持電圧作成回路１８が作動し、リアルセル１１とテ
ストセル１２の全てのセルのコントロールゲートに電源
電圧Ｖccが印加されることになる。
【００２１】一方、バーンインセル１３が消去されてＢ
ＩＡ信号が論理“Ｌ”にされた時には、ＣＳ信号が論理
“Ｈ”でリアルセル１１がスタンバイの状態となり、Ｃ
Ｓ信号が論理“Ｌ”にされると、チップセレクトバッフ
ァ１５はＳＥＬＲ信号をオンにする。これによりリアル
セル１１のみが選択され、外部からの書き込み、消去、
読み出しに係わるアクセスは、図２において説明したよ
うに、リアルセルアレイ１１ａのうちのいずれかのセル
がアクセスされ、テストセルアレイ１２ａはアクセスさ
れない。また、この状態では図３に示したように、クラ
ンプ回路１７ｂに設定されている監視電圧値により、昇
圧回路１６において昇圧される書換え電圧が決まり、そ
の書換え電圧が書き込みまたは削除のときにリアルセル
１１に供給される。
ＩＡ信号が論理“Ｌ”にされた時には、ＣＳ信号が論理
“Ｈ”でリアルセル１１がスタンバイの状態となり、Ｃ
Ｓ信号が論理“Ｌ”にされると、チップセレクトバッフ
ァ１５はＳＥＬＲ信号をオンにする。これによりリアル
セル１１のみが選択され、外部からの書き込み、消去、
読み出しに係わるアクセスは、図２において説明したよ
うに、リアルセルアレイ１１ａのうちのいずれかのセル
がアクセスされ、テストセルアレイ１２ａはアクセスさ
れない。また、この状態では図３に示したように、クラ
ンプ回路１７ｂに設定されている監視電圧値により、昇
圧回路１６において昇圧される書換え電圧が決まり、そ
の書換え電圧が書き込みまたは削除のときにリアルセル
１１に供給される。
【００２２】次に、本実施例のＥ2 Ｐ−ＲＯＭの特性保
証試験を説明する。図６は、本実施例のＥ2 Ｐ−ＲＯＭ
の通常時と試験時の条件表である。同表に示す条件にお
けるＥ2 Ｐ−ＲＯＭは、図３に示したクランプ回路１７
ａが２０Ｖ、クランプ回路１７ｂが２５Ｖの監視電圧に
設定され、データ保持電圧作成回路１８のＶccは７Ｖに
設定される。特性保証試験は、１５０°Ｃの温度環境下
にＥ2 Ｐ−ＲＯＭを置き、書換え回数保証試験とデータ
保持保証試験について行われる。書換え回数保証試験
は、試験装置２が、まずＥ2 Ｐ−ＲＯＭ１のバーンイン
セル書き込み回路１４にアクセスしてバーンインセル１
３に書き込みを行い、ＢＩＡ信号を“Ｈ”にして装置内
を試験モードに設定し、次にＣＳ信号を論理“Ｈ”にす
る。そしてテストセル１２の各セルを順次アクセスして
データを書き込み、消去を行う。このデータの書き込
み、消去を所定回数繰り返す。このときのデータ書き込
み消去は、その書き込み消去に伴うゲートへの電圧印加
が通常時の２０Ｖと異なり２５Ｖが印加され、実使用条
件よりも厳しいストレスが与えられて行なわれる。所定
回数の書き込み、消去が終了するとテストセル１２の各
セルに対して正常に書き込み、消去がなされるかどうか
をチェックする。正常であれば、次にデータ保持保証試
験が行われる。データ保持保証試験は、ＣＳ信号を論理
“Ｌ”にしてリアルセル１１とテストセル１２の全ての
セルのコントロールゲートに７Ｖを印加して、データ保
持を不安定にした状態で所定の時間放置する。所定時間
の経過後にデータの読み出しを行い、書き込みデータと
の照合を行ってデータの保持をチェックする。
証試験を説明する。図６は、本実施例のＥ2 Ｐ−ＲＯＭ
の通常時と試験時の条件表である。同表に示す条件にお
けるＥ2 Ｐ−ＲＯＭは、図３に示したクランプ回路１７
ａが２０Ｖ、クランプ回路１７ｂが２５Ｖの監視電圧に
設定され、データ保持電圧作成回路１８のＶccは７Ｖに
設定される。特性保証試験は、１５０°Ｃの温度環境下
にＥ2 Ｐ−ＲＯＭを置き、書換え回数保証試験とデータ
保持保証試験について行われる。書換え回数保証試験
は、試験装置２が、まずＥ2 Ｐ−ＲＯＭ１のバーンイン
セル書き込み回路１４にアクセスしてバーンインセル１
３に書き込みを行い、ＢＩＡ信号を“Ｈ”にして装置内
を試験モードに設定し、次にＣＳ信号を論理“Ｈ”にす
る。そしてテストセル１２の各セルを順次アクセスして
データを書き込み、消去を行う。このデータの書き込
み、消去を所定回数繰り返す。このときのデータ書き込
み消去は、その書き込み消去に伴うゲートへの電圧印加
が通常時の２０Ｖと異なり２５Ｖが印加され、実使用条
件よりも厳しいストレスが与えられて行なわれる。所定
回数の書き込み、消去が終了するとテストセル１２の各
セルに対して正常に書き込み、消去がなされるかどうか
をチェックする。正常であれば、次にデータ保持保証試
験が行われる。データ保持保証試験は、ＣＳ信号を論理
“Ｌ”にしてリアルセル１１とテストセル１２の全ての
セルのコントロールゲートに７Ｖを印加して、データ保
持を不安定にした状態で所定の時間放置する。所定時間
の経過後にデータの読み出しを行い、書き込みデータと
の照合を行ってデータの保持をチェックする。
【００２３】このように、本実施例では、書換え回数保
証試験においては、通常の書き込みおよび消去に使われ
る２０Ｖの電圧よりも、さらに高電圧な２５Ｖの電圧で
書き込みおよび消去が行なわれ、セルに実使用条件より
も厳しいストレスを与えての試験となるため、従来より
も少ない書換え回数で保証試験が達成でき、試験時間が
短縮される。また、データ保持保証試験においては、通
常時のデータ保持状態のときにコントロールゲートへ印
加されている電圧よりもの高い電圧が印加され、データ
保持状態が不安定になる電圧状態にされての試験となる
ため、従来よりも短い放置時間で保証試験が達成でき、
試験時間が短縮される。
証試験においては、通常の書き込みおよび消去に使われ
る２０Ｖの電圧よりも、さらに高電圧な２５Ｖの電圧で
書き込みおよび消去が行なわれ、セルに実使用条件より
も厳しいストレスを与えての試験となるため、従来より
も少ない書換え回数で保証試験が達成でき、試験時間が
短縮される。また、データ保持保証試験においては、通
常時のデータ保持状態のときにコントロールゲートへ印
加されている電圧よりもの高い電圧が印加され、データ
保持状態が不安定になる電圧状態にされての試験となる
ため、従来よりも短い放置時間で保証試験が達成でき、
試験時間が短縮される。
【００２４】また、本実施例の試験は、Ｅ2 Ｐ−ＲＯＭ
にテストの時のみ使用するテストセルを設けて行われる
ため、全数に対する試験が実施でき、特性保証の信頼性
が向上する。
にテストの時のみ使用するテストセルを設けて行われる
ため、全数に対する試験が実施でき、特性保証の信頼性
が向上する。
【００２５】さらに、本実施例のＥ2 Ｐ−ＲＯＭには、
装置内部を試験モードにするバーンインセルを設けてい
るため、試験装置において特別な電圧を作成する必要が
なく、また試験モードにある間に特別な電圧をＥ2 Ｐ−
ＲＯＭに入力しておく必要もなく、試験装置の負担を軽
減するものとなっている。
装置内部を試験モードにするバーンインセルを設けてい
るため、試験装置において特別な電圧を作成する必要が
なく、また試験モードにある間に特別な電圧をＥ2 Ｐ−
ＲＯＭに入力しておく必要もなく、試験装置の負担を軽
減するものとなっている。
【００２６】
【発明の効果】以上説明したように、本発明では、セル
に実使用条件より厳しいストレスを内部において加える
ことにより時間的により加速された特性保証試験として
いるため、試験時間を短縮する効果が大である。また、
テストセルを設けたことにより全数試験が可能になるた
め、信頼性を向上させることができる。
に実使用条件より厳しいストレスを内部において加える
ことにより時間的により加速された特性保証試験として
いるため、試験時間を短縮する効果が大である。また、
テストセルを設けたことにより全数試験が可能になるた
め、信頼性を向上させることができる。
【図１】本発明のＥ2 Ｐ−ＲＯＭの一実施例の概略構成
図である。
図である。
【図２】実施例におけるリアルセルとテストセルのセレ
クトに関する詳細な回路図である。
クトに関する詳細な回路図である。
【図３】実施例のクランプ回路の詳細な回路図である。
【図４】実施例のデータ保持電圧作成回路の詳細図であ
る。
る。
【図５】本実施例におけるＥ2 Ｐ−ＲＯＭの信号論理と
動作の説明図である。
動作の説明図である。
【図６】本実施例のＥ2 Ｐ−ＲＯＭの通常時と試験時の
条件表である。
条件表である。
１…Ｅ2 Ｐ−ＲＯＭ
２…試験装置
１１…リアルセル
１２…テストセル
１３…バーンインセル
１４…バーンインセル書き込み回路
１５…チップセレクトバッファ回路
１６…昇圧回路
１７、１７ａ、１７ｂ…クランプ回路
１８…データ保持電圧作成回路
１１ａ…リアルラインアレイ
１２ａ…テストラインアレイ
ＷＬ…ワードライン
ＢＬ…ビットライン
２０、２０ａ、２０ｂ…ビットラインデコーダ
Claims (3)
- 【請求項１】 電気的にデータの書き込みおよび消去が
なされる不揮発性半導体記憶装置において、外部からの
設定により装置内を通常モードと試験モードに切り換
え、切り換えたモード状態を保持するバーンインセル
（１３）と、前記通常モードの時にのみアクセスがなさ
れるリアルセル（１１）と、前記試験モードの時にのみ
アクセスがなされるテストセル（１２）と、前記試験モ
ードの時に、データの書き込みまたは消去用の電圧を通
常モードの時よりも高くする書換え電圧昇圧手段（１
６、１７）と、前記試験モードの時に、アクセスのない
時にセルのコントロールゲートに通常モードの時よりも
高い電圧を印加するＣＧ電圧昇圧手段（１８）と、を備
えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項２】 請求項１記載の不揮発性半導体記憶装置
の試験方法であって、前記不揮発性半導体記憶装置を高
温環境下に置き、前記バーンインセル（１３）を試験モ
ードに設定して、前記テストセル（１２）へのデータの
書き込みおよび消去を、前記書換え電圧昇圧手段（１
６、１７）により通常モード時よりも高い電圧で行なう
ようにし、前記テストセル（１２）へのデータの書き込
みおよび消去のアクセスを、所定回数繰り返し、そのア
クセス終了後に書き込みデータの読み出し、照合を行な
って判定することを特徴とする不揮発性半導体記憶装置
の試験方法。 - 【請求項３】 請求項１記載の不揮発性半導体記憶装置
の試験方法であって、前記不揮発性半導体記憶装置を高
温環境下に置き、前記バーンインセル（１３）を通常モ
ードに設定して、前記リアルセル（１１）に所定のデー
タの書き込みを行い、次に、前記バーンインセル（１
３）を試験モードに設定して、前記テストセル（１２）
に所定のデータの書き込みを行い、その後、アクセスを
行なわずに、前記ＣＧ電圧昇圧手段（１８）によりセル
のコントロールゲートに通常モード時よりも高い電圧が
印加された状態で、所定時間放置し、その所定時間経過
後に前記テストセル（１２）およびリアルセル（１１）
から書き込みデータを読み出し、照合を行なって判定す
る、ことを特徴とする不揮発性半導体記憶装置の試験方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153405A JPH052896A (ja) | 1991-06-25 | 1991-06-25 | 不揮発性半導体記憶装置およびその試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3153405A JPH052896A (ja) | 1991-06-25 | 1991-06-25 | 不揮発性半導体記憶装置およびその試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052896A true JPH052896A (ja) | 1993-01-08 |
Family
ID=15561774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3153405A Withdrawn JPH052896A (ja) | 1991-06-25 | 1991-06-25 | 不揮発性半導体記憶装置およびその試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH052896A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
| JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
| JP2007250183A (ja) * | 2007-07-03 | 2007-09-27 | Micron Technology Inc | 集積回路メモリの検査方法及びメモリデバイスの検査システム |
| JP2015502000A (ja) * | 2011-11-09 | 2015-01-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フローティングゲートを有する不揮発性メモリセルのデータ保持力を試験する方法 |
-
1991
- 1991-06-25 JP JP3153405A patent/JPH052896A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003045197A (ja) * | 2001-06-29 | 2003-02-14 | Hynix Semiconductor Inc | 半導体メモリ装置及びそのテスト方法 |
| JP2005267695A (ja) * | 2004-03-16 | 2005-09-29 | Micron Technology Inc | メモリデバイスの検査方法及びその検査システム |
| US7299381B2 (en) | 2004-03-16 | 2007-11-20 | Micron Technology, Inc. | Discrete tests for weak bits |
| JP2007250183A (ja) * | 2007-07-03 | 2007-09-27 | Micron Technology Inc | 集積回路メモリの検査方法及びメモリデバイスの検査システム |
| JP2015502000A (ja) * | 2011-11-09 | 2015-01-19 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | フローティングゲートを有する不揮発性メモリセルのデータ保持力を試験する方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980903 |