JPH05288262A - パルス信号出力制御装置 - Google Patents
パルス信号出力制御装置Info
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- JPH05288262A JPH05288262A JP4084026A JP8402692A JPH05288262A JP H05288262 A JPH05288262 A JP H05288262A JP 4084026 A JP4084026 A JP 4084026A JP 8402692 A JP8402692 A JP 8402692A JP H05288262 A JPH05288262 A JP H05288262A
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- Japan
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- time
- pulse signal
- output
- value
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- Electrical Control Of Air Or Fuel Supplied To Internal-Combustion Engine (AREA)
- Combined Controls Of Internal Combustion Engines (AREA)
- Control Of Transmission Device (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【目的】 周期が一定でデューティ値が可変とされるパ
ルス信号を出力するに際し、該デューティ値が０％から
それ以外の値に変化した場合の応答性の向上と、０％以
外の値となっているときの正確なデューティ値の確保と
を目的とする。 【構成】 要求されるデューティ値が０％からそれ以外
の値に変化したときには、該変化が検出された時点から
数μｓ後の時刻がＣＰＵ内のコンペアレジスタにセット
され、該時刻においてパルス出力がオンとされる。また
該デューティ値が０％以外である間は、今回の立上りお
よび立下り時刻を基準にして、それぞれ次回の立下りお
よび立下り時刻が該コンペアレジスタにセットされる。
ルス信号を出力するに際し、該デューティ値が０％から
それ以外の値に変化した場合の応答性の向上と、０％以
外の値となっているときの正確なデューティ値の確保と
を目的とする。 【構成】 要求されるデューティ値が０％からそれ以外
の値に変化したときには、該変化が検出された時点から
数μｓ後の時刻がＣＰＵ内のコンペアレジスタにセット
され、該時刻においてパルス出力がオンとされる。また
該デューティ値が０％以外である間は、今回の立上りお
よび立下り時刻を基準にして、それぞれ次回の立下りお
よび立下り時刻が該コンペアレジスタにセットされる。
Description
【０００１】
【産業上の利用分野】本発明はパルス信号出力制御装置
に関し、特に一定周期でかつ可変のデューティ値のパル
ス信号を出力して、例えばエンジンのアイドル回転数制
御弁の開度や無段変速装置のギヤ比などを連続的に制御
するためのパルス信号出力制御装置に関する。
に関し、特に一定周期でかつ可変のデューティ値のパル
ス信号を出力して、例えばエンジンのアイドル回転数制
御弁の開度や無段変速装置のギヤ比などを連続的に制御
するためのパルス信号出力制御装置に関する。
【０００２】
【従来の技術】従来、この種の一定周期のパルス信号を
出力させるにあたっては、例えば図５のタイミング図に
示されるように、該パルス信号の出力周期毎にＣＰＵ内
部のタイマで発生される時間割込信号の割込時刻におい
て該パルス信号が立ち上げられ（該ＣＰＵからオン信号
が出力され）、このようにして立ち上げられたパルス信
号の次の立ち下げは、上記立ち上がり時に該ＣＰＵ内の
コンペアタイマ（コンペアレジスタ）に、そのときの要
求出力値（すなわち要求されるデューティ値）に応じ
て、その立ち下がり時刻（該ＣＰＵの出力信号オフ時
刻）をセットする（例えば要求出力値が２０％の場合で
あれば、上記立ち上がり時刻から該周期の２０％に相当
する時間だけ遅れた時刻をセットする）ことによってな
されていた。そして仮に上記時間割込信号の割込み時に
上記要求出力値が０％となっている場合でも、該割込み
時毎に（したがって上記一定周期毎に）０％か否かを判
断し、もし０％の場合には、上記オン出力をせず（すな
わちパルス信号の立ち上げをせず）、そのまま出力信号
オフ状態を継続させていた。
出力させるにあたっては、例えば図５のタイミング図に
示されるように、該パルス信号の出力周期毎にＣＰＵ内
部のタイマで発生される時間割込信号の割込時刻におい
て該パルス信号が立ち上げられ（該ＣＰＵからオン信号
が出力され）、このようにして立ち上げられたパルス信
号の次の立ち下げは、上記立ち上がり時に該ＣＰＵ内の
コンペアタイマ（コンペアレジスタ）に、そのときの要
求出力値（すなわち要求されるデューティ値）に応じ
て、その立ち下がり時刻（該ＣＰＵの出力信号オフ時
刻）をセットする（例えば要求出力値が２０％の場合で
あれば、上記立ち上がり時刻から該周期の２０％に相当
する時間だけ遅れた時刻をセットする）ことによってな
されていた。そして仮に上記時間割込信号の割込み時に
上記要求出力値が０％となっている場合でも、該割込み
時毎に（したがって上記一定周期毎に）０％か否かを判
断し、もし０％の場合には、上記オン出力をせず（すな
わちパルス信号の立ち上げをせず）、そのまま出力信号
オフ状態を継続させていた。
【０００３】したがって、例えば上記図５のに示され
るように、上記割込み時刻が過ぎた直後に、該要求出力
値が０％から０％以外の値（図示の場合は２０％）に変
化した場合にも、実際にオン出力が開始される（すなわ
ちパルス信号が立ち上げられる）のは、次の周期（すな
わち次の時間割込み時）まで待たねばならず、それだけ
応答遅れが生ずるという問題点があった。
るように、上記割込み時刻が過ぎた直後に、該要求出力
値が０％から０％以外の値（図示の場合は２０％）に変
化した場合にも、実際にオン出力が開始される（すなわ
ちパルス信号が立ち上げられる）のは、次の周期（すな
わち次の時間割込み時）まで待たねばならず、それだけ
応答遅れが生ずるという問題点があった。
【０００４】また上記した従来技術によると、図６に示
されるように、該要求出力値が０％以外の値（図示の場
合は５０％）となっている間において（すなわち０％以
外のデューティ値での制御がなされている期間中に）、
該図６のに示されるように、あるパルス立ち上がりの
タイミングで（すなわち時間割込があった時点で）、自
分よりもレベルの高い割込処理を実行中の場合、実際に
該パルスの立ち上がり（すなわち該ＣＰＵからのオン信
号の出力）が可能なのは、その割込処理が終了した後で
あり、それだけ該オン信号の出力の開始時期が遅れるこ
とになる。
されるように、該要求出力値が０％以外の値（図示の場
合は５０％）となっている間において（すなわち０％以
外のデューティ値での制御がなされている期間中に）、
該図６のに示されるように、あるパルス立ち上がりの
タイミングで（すなわち時間割込があった時点で）、自
分よりもレベルの高い割込処理を実行中の場合、実際に
該パルスの立ち上がり（すなわち該ＣＰＵからのオン信
号の出力）が可能なのは、その割込処理が終了した後で
あり、それだけ該オン信号の出力の開始時期が遅れるこ
とになる。
【０００５】しかるにこのようにして該オン信号の出力
の開始時期が遅れると、該オン信号出力の終了時期（次
のパルスの立ち下がり時刻）は、該遅れたパルスの立ち
上がり時に上述したように該ＣＰＵ内のコンペアタイマ
にセットされる時刻（すなわち該遅れたパルス立ち上が
り時刻から該周期と該要求出力値（例えば５０％）との
積に相当する時間Ａだけ遅れた時刻）となり、したがっ
て該オン時間Ａはそのときの要求出力値に対応する長さ
となるが、その次の立ち上がりが正規の時間通りに実行
されると（すなわち上述したような割込処理による遅れ
を生ずることなく、次の時間割込があった時点で立ち上
がると）、そのときのオフ時間（Ｂ−Ａ）が短くなり
（すなわち上記周期から上記時間Ａを引いた値より短か
くなり）、したがってそのデューティ値Ａ／Ｂと、その
とき要求されているデューティ値との間に誤差を生ずる
という問題点もあった。
の開始時期が遅れると、該オン信号出力の終了時期（次
のパルスの立ち下がり時刻）は、該遅れたパルスの立ち
上がり時に上述したように該ＣＰＵ内のコンペアタイマ
にセットされる時刻（すなわち該遅れたパルス立ち上が
り時刻から該周期と該要求出力値（例えば５０％）との
積に相当する時間Ａだけ遅れた時刻）となり、したがっ
て該オン時間Ａはそのときの要求出力値に対応する長さ
となるが、その次の立ち上がりが正規の時間通りに実行
されると（すなわち上述したような割込処理による遅れ
を生ずることなく、次の時間割込があった時点で立ち上
がると）、そのときのオフ時間（Ｂ−Ａ）が短くなり
（すなわち上記周期から上記時間Ａを引いた値より短か
くなり）、したがってそのデューティ値Ａ／Ｂと、その
とき要求されているデューティ値との間に誤差を生ずる
という問題点もあった。
【０００６】このように上記従来技術においては、上記
したような一定周期でかつ可変のデューティ値のパルス
信号を出力するにあたり、該パルス信号の立ち上げは、
該ＣＰＵ内のタイマで所定周期毎に発生される時間割込
信号の割込時刻でなされ、一方該パルス信号の次の立ち
下げは、該立ち上がり時に該ＣＰＵ内のコンペアタイマ
（コンペアレジスタ）に上述したようにしてセットされ
る立ち下がり時刻でなされるようにされているため、上
記図５に示されるように上記要求デューティ値が０％か
らそれ以外の値に変化した場合における応答遅れや、上
記図６に示されるように該要求デューティ値が０％以外
の値となっている期間中での割込処理の遅れにもとづく
出力デューティ値のずれなどを生ずるという問題点があ
る。
したような一定周期でかつ可変のデューティ値のパルス
信号を出力するにあたり、該パルス信号の立ち上げは、
該ＣＰＵ内のタイマで所定周期毎に発生される時間割込
信号の割込時刻でなされ、一方該パルス信号の次の立ち
下げは、該立ち上がり時に該ＣＰＵ内のコンペアタイマ
（コンペアレジスタ）に上述したようにしてセットされ
る立ち下がり時刻でなされるようにされているため、上
記図５に示されるように上記要求デューティ値が０％か
らそれ以外の値に変化した場合における応答遅れや、上
記図６に示されるように該要求デューティ値が０％以外
の値となっている期間中での割込処理の遅れにもとづく
出力デューティ値のずれなどを生ずるという問題点があ
る。
【０００７】
【発明が解決しようとする課題】本発明はかかる課題を
解決するためになされたもので、一定周期でそのデュー
ティ値が可変とされるパルス信号を出力するにあたり、
該要求デューティ値が０％からそれ以外の値に変化した
場合における応答性を向上させ、更にまた該要求デュー
ティ値が０％以外の値となっている期間中での該パルス
信号の出力デューティ値を、他から割込処理などの有無
にかかわらず、ほぼ要求値通りとなしうるようにしたも
のである。
解決するためになされたもので、一定周期でそのデュー
ティ値が可変とされるパルス信号を出力するにあたり、
該要求デューティ値が０％からそれ以外の値に変化した
場合における応答性を向上させ、更にまた該要求デュー
ティ値が０％以外の値となっている期間中での該パルス
信号の出力デューティ値を、他から割込処理などの有無
にかかわらず、ほぼ要求値通りとなしうるようにしたも
のである。
【０００８】
【課題を解決するための手段】かかる課題を解決するた
めに本発明の一形態によれば、一定周期でそのデューテ
ィ値が可変とされるパルス信号を出力するパルス信号出
力制御装置であって、要求されるデューティ値が０％か
らそれ以外の値に変化したとき、該要求されるデューテ
ィ値の変化が検出された時刻を基準にして該パルス信号
を立ち上げる手段をそなえることを特徴とする、パルス
信号出力制御装置が提供される。
めに本発明の一形態によれば、一定周期でそのデューテ
ィ値が可変とされるパルス信号を出力するパルス信号出
力制御装置であって、要求されるデューティ値が０％か
らそれ以外の値に変化したとき、該要求されるデューテ
ィ値の変化が検出された時刻を基準にして該パルス信号
を立ち上げる手段をそなえることを特徴とする、パルス
信号出力制御装置が提供される。
【０００９】また本発明の他の形態によれば、一定周期
でそのデューティ値が可変とされるパルス信号を出力す
るパルス信号出力制御装置であって、要求されるデュー
ティ値が０％以外の値となっている間は、該パルス信号
の前回の立上りおよび立下りが検出された時刻を基準に
してそれぞれ、該パルス信号の次の立下りおよび立上り
時刻を設定する手段をそなえることを特徴とする、パル
ス信号出力制御装置が提供される。
でそのデューティ値が可変とされるパルス信号を出力す
るパルス信号出力制御装置であって、要求されるデュー
ティ値が０％以外の値となっている間は、該パルス信号
の前回の立上りおよび立下りが検出された時刻を基準に
してそれぞれ、該パルス信号の次の立下りおよび立上り
時刻を設定する手段をそなえることを特徴とする、パル
ス信号出力制御装置が提供される。
【００１０】すなわち本発明は、上記パルス信号の立ち
上げおよび立ち下げが、ともに該ＣＰＵ内のコンペアタ
イマ（コンペアレジスタ）にセットされる時刻において
なされるようにした点に特徴を有するもので、先ず上記
要求されるデューティ値が０％からそれ以外の値に変化
したときには、該変化が検出された時点直後の時刻（該
変化が検出されてから実際に該コンペアレジスタにオン
時刻をセットするに必要な時間を見込んだ時刻、例えば
該変化が検出された時点から数マイクロ秒後の時刻）が
該コンペアレジスタにセットされ、該セットされた時刻
において（該ＣＰＵ内のタイマの経過時間が該コンペア
レジスタにセットされた時刻と一致した時点で）、該パ
ルス信号がオンとされる（すなわち該パルス信号が立ち
上げられる）。
上げおよび立ち下げが、ともに該ＣＰＵ内のコンペアタ
イマ（コンペアレジスタ）にセットされる時刻において
なされるようにした点に特徴を有するもので、先ず上記
要求されるデューティ値が０％からそれ以外の値に変化
したときには、該変化が検出された時点直後の時刻（該
変化が検出されてから実際に該コンペアレジスタにオン
時刻をセットするに必要な時間を見込んだ時刻、例えば
該変化が検出された時点から数マイクロ秒後の時刻）が
該コンペアレジスタにセットされ、該セットされた時刻
において（該ＣＰＵ内のタイマの経過時間が該コンペア
レジスタにセットされた時刻と一致した時点で）、該パ
ルス信号がオンとされる（すなわち該パルス信号が立ち
上げられる）。
【００１１】また該要求されるデューティ値が０％以外
の値となっている間は、該パルス信号の立ち上がりが検
出された時点で次の立ち下がり時刻（該立ち下がり時刻
は、該コンペアレジスタに記憶されている上記立ち上が
り時刻から該パルス信号の周期とそのとき要求されてい
るデューティ値との積に相当する所謂オン時間だけ遅れ
た時刻とされる）が該コンペアレジスタにセットされ、
該セットされた時刻において該パルス信号がオフとされ
る（すなわち次の立下げがなされる）。そして該パルス
信号の立ち下がりが検出された時点で次の立ち上がり時
刻（該立ち上がり時刻は、該コンペアレジスタに記憶さ
れている上記立ち下がり時刻から該周期と上記オン時間
（すなわち該周期と該デューティ値との積に相当する）
との差に相当する所謂オフ時間だけ遅れた時刻とされ
る）が該コンペアレジスタにセットされ、該セットされ
た時刻において該パルス信号がオンとされる（すなわち
次の立ち上げがなされる）。
の値となっている間は、該パルス信号の立ち上がりが検
出された時点で次の立ち下がり時刻（該立ち下がり時刻
は、該コンペアレジスタに記憶されている上記立ち上が
り時刻から該パルス信号の周期とそのとき要求されてい
るデューティ値との積に相当する所謂オン時間だけ遅れ
た時刻とされる）が該コンペアレジスタにセットされ、
該セットされた時刻において該パルス信号がオフとされ
る（すなわち次の立下げがなされる）。そして該パルス
信号の立ち下がりが検出された時点で次の立ち上がり時
刻（該立ち上がり時刻は、該コンペアレジスタに記憶さ
れている上記立ち下がり時刻から該周期と上記オン時間
（すなわち該周期と該デューティ値との積に相当する）
との差に相当する所謂オフ時間だけ遅れた時刻とされ
る）が該コンペアレジスタにセットされ、該セットされ
た時刻において該パルス信号がオンとされる（すなわち
次の立ち上げがなされる）。
【００１２】
【作用】上記構成によれば、該要求されるデューティ値
が０％からそれ以外の値に変化したときには、該要求さ
れるデューティ値が変化した時刻を基準にして該パルス
信号のオン出力が開始されるので、該出力開始時（又は
再開時）の応答性を向上させることができる。更に該要
求されるデューティ値が０％以外の値となっている間
は、該パルス信号の前回の立上り又は立下り時刻（上述
したようにＣＰＵ内のコンペアレジスタに記憶されてい
る）を基準にして、該パルス信号の次の立下り又は立上
り時刻が設定され、該設定された時刻において該立下げ
又は立上げがなされる（すなわち該パルス信号の前回の
エッジを基準にして次回の立下げ又は立上げが実行され
る）ので、上述したような他からの割込処理による処理
の遅れを生ずることなく、正確なデューティ値のパルス
信号を出力することができる。
が０％からそれ以外の値に変化したときには、該要求さ
れるデューティ値が変化した時刻を基準にして該パルス
信号のオン出力が開始されるので、該出力開始時（又は
再開時）の応答性を向上させることができる。更に該要
求されるデューティ値が０％以外の値となっている間
は、該パルス信号の前回の立上り又は立下り時刻（上述
したようにＣＰＵ内のコンペアレジスタに記憶されてい
る）を基準にして、該パルス信号の次の立下り又は立上
り時刻が設定され、該設定された時刻において該立下げ
又は立上げがなされる（すなわち該パルス信号の前回の
エッジを基準にして次回の立下げ又は立上げが実行され
る）ので、上述したような他からの割込処理による処理
の遅れを生ずることなく、正確なデューティ値のパルス
信号を出力することができる。
【００１３】
【実施例】図１および図２は、本発明のパルス信号出力
制御装置におけるＣＰＵ（マイクロコンピュータ）内で
の制御手順の１実施例をフローチャートで示すもので、
図１はメインの制御手順を示しており、また図２はコン
ペア割込（タイマの経過時間がコンペアレジスタにセッ
トされている時刻と一致したときに生ずる割込み）がな
されたときの制御手順を示している。
制御装置におけるＣＰＵ（マイクロコンピュータ）内で
の制御手順の１実施例をフローチャートで示すもので、
図１はメインの制御手順を示しており、また図２はコン
ペア割込（タイマの経過時間がコンペアレジスタにセッ
トされている時刻と一致したときに生ずる割込み）がな
されたときの制御手順を示している。
【００１４】先ず図１において、ステップ１で出力要求
値が計算される（例えば該パルス信号によってエンジン
のアイドル回転数制御弁の開度を制御する場合であれ
ば、エンジン回転数、エアコン信号、ニュートラルスイ
ッチからの信号、およびエンジン水温などによって、該
出力要求値すなわち該要求されるデューティ値が決定さ
れる）。次いでステップ２で該計算された出力要求値が
０％か否かが判別される。そしてイエスの場合（０％の
場合）にはステップ７に進んで該ＣＰＵ内の出力ポート
レジスタにオフが設定されるとともにステップ８で該Ｃ
ＰＵ内部に即時モード（コンペアレジスタには関係な
く、該出力ポートレジスタの内容が、その設定と同時に
そのまま出力ポートに出力されるモード）が設定され、
これにより直ちにその出力がオフとされる（パルスが立
ち下げられる）。
値が計算される（例えば該パルス信号によってエンジン
のアイドル回転数制御弁の開度を制御する場合であれ
ば、エンジン回転数、エアコン信号、ニュートラルスイ
ッチからの信号、およびエンジン水温などによって、該
出力要求値すなわち該要求されるデューティ値が決定さ
れる）。次いでステップ２で該計算された出力要求値が
０％か否かが判別される。そしてイエスの場合（０％の
場合）にはステップ７に進んで該ＣＰＵ内の出力ポート
レジスタにオフが設定されるとともにステップ８で該Ｃ
ＰＵ内部に即時モード（コンペアレジスタには関係な
く、該出力ポートレジスタの内容が、その設定と同時に
そのまま出力ポートに出力されるモード）が設定され、
これにより直ちにその出力がオフとされる（パルスが立
ち下げられる）。
【００１５】一方、該ステップ２の判定がノウの場合
（上記出力要求値が０％以外の場合）には、ステップ３
に進み、現在タイマモード（すなわち上記コンペアレジ
スタにセットされた時刻においてそのオン又はオフ（パ
ルスの立上げ又は立下げ）がなされるモード）となって
いるか否かが判別され、イエスの場合（すなわち既にタ
イマモードとなっている場合）にはそのままリターンす
る。一方、ノウの場合にはステップ４に進んで、ＣＰＵ
内部に上記タイマモードが設定される。次いでステップ
５で、そのときの時刻から数マイクロ秒あとの時刻をオ
ン時刻としてコンペアレジスタにセットする（すなわち
現在の時刻をＣＰＵ内のタイマで読みとってから、該コ
ンペアレジスタに該オン時刻をセットするに必要な時間
として上記数マイクロ秒を見込んだ時刻を該コンペアレ
ジスタにセットする）。またステップ６で、上記出力ポ
ートレジスタに出力オンが設定される。これにより、該
タイマの経過時間が該コンペアレジスタにセットされて
いるオン時刻と一致したときに、該ＣＰＵからオン信号
が出力される（パルスが立ち上げられる）。このように
して該出力要求値の０％からの変化が検出される時刻を
基準として、該基準時刻とほぼ同時に（実際には上述し
たように該セットに必要な時間として数マイクロ秒が見
込まれる）、該パルス信号が立ち上げられる。
（上記出力要求値が０％以外の場合）には、ステップ３
に進み、現在タイマモード（すなわち上記コンペアレジ
スタにセットされた時刻においてそのオン又はオフ（パ
ルスの立上げ又は立下げ）がなされるモード）となって
いるか否かが判別され、イエスの場合（すなわち既にタ
イマモードとなっている場合）にはそのままリターンす
る。一方、ノウの場合にはステップ４に進んで、ＣＰＵ
内部に上記タイマモードが設定される。次いでステップ
５で、そのときの時刻から数マイクロ秒あとの時刻をオ
ン時刻としてコンペアレジスタにセットする（すなわち
現在の時刻をＣＰＵ内のタイマで読みとってから、該コ
ンペアレジスタに該オン時刻をセットするに必要な時間
として上記数マイクロ秒を見込んだ時刻を該コンペアレ
ジスタにセットする）。またステップ６で、上記出力ポ
ートレジスタに出力オンが設定される。これにより、該
タイマの経過時間が該コンペアレジスタにセットされて
いるオン時刻と一致したときに、該ＣＰＵからオン信号
が出力される（パルスが立ち上げられる）。このように
して該出力要求値の０％からの変化が検出される時刻を
基準として、該基準時刻とほぼ同時に（実際には上述し
たように該セットに必要な時間として数マイクロ秒が見
込まれる）、該パルス信号が立ち上げられる。
【００１６】次に図２に示されるコンペア割込は、上述
したように、タイマの経過時間がコンペアレジスタにセ
ットされている時刻と一致したときに、その割込みがな
され、先ずステップ１１で現在、上記タイマモードとな
っているか否かがＣＰＵ内で判別され、イエスであれは
ステップ１２に進んで今回、パルス信号が立ち上げられ
たか、あるいは立ち下げられたかが、上記出力ポートレ
ジスタにオン・オフの何れが設定されているかによって
判別される。
したように、タイマの経過時間がコンペアレジスタにセ
ットされている時刻と一致したときに、その割込みがな
され、先ずステップ１１で現在、上記タイマモードとな
っているか否かがＣＰＵ内で判別され、イエスであれは
ステップ１２に進んで今回、パルス信号が立ち上げられ
たか、あるいは立ち下げられたかが、上記出力ポートレ
ジスタにオン・オフの何れが設定されているかによって
判別される。
【００１７】そしてイエスの場合（今回、パルス信号の
立ち上げがなされた場合）には、ステップ１３に進んで
再度、タイマモードの設定が確認的になされ、次いでス
テップ１４でコンペアレジスタに次のオフ時刻（立ち下
がり時刻）が設定される。ここで該オフ時刻は、該コン
ペアレジスタに記憶されている今回のオン時刻を基準と
して、該基準時刻から該パルスの周期とそのとき要求さ
れているデューティ値との積に相当する時間だけあとの
時刻とされる。またステップ１５で上記出力ポートレジ
スタに出力オフが設定される。これにより、該タイマの
経過時間が該コンペアレジスタにセットされているオフ
時刻と一致したときに、該ＣＰＵからの出力信号がオフ
とされる（パルスが立ち下げられる）。
立ち上げがなされた場合）には、ステップ１３に進んで
再度、タイマモードの設定が確認的になされ、次いでス
テップ１４でコンペアレジスタに次のオフ時刻（立ち下
がり時刻）が設定される。ここで該オフ時刻は、該コン
ペアレジスタに記憶されている今回のオン時刻を基準と
して、該基準時刻から該パルスの周期とそのとき要求さ
れているデューティ値との積に相当する時間だけあとの
時刻とされる。またステップ１５で上記出力ポートレジ
スタに出力オフが設定される。これにより、該タイマの
経過時間が該コンペアレジスタにセットされているオフ
時刻と一致したときに、該ＣＰＵからの出力信号がオフ
とされる（パルスが立ち下げられる）。
【００１８】一方、上記ステップ１２の判定がノウの場
合（今回、パルス信号の立ち下げがなされた場合）に
は、ステップ１６に進んで再度、タイマモードの設定が
確認的になされ、次いでステップ１７でコンペアレジス
タに次のオン時刻（立ち上がり時刻）が設定される。こ
こで該オン時刻は、該コンペアレジスタに記憶されてい
る今回のオフ時刻を基準として、該基準時刻から、該パ
ルスの周期から該パルスの周期とそのとき要求されてい
るデューティ値との積に相当する値を差し引いた値に相
当する時間だけあとの時刻とされる。またステップ１８
で上記出力ポートレジスタに出力オンが設定される。こ
れにより、該タイマの経過時間が該コンペアレジスタに
セットされているオン時刻と一致したときに、該ＣＰＵ
からオン信号が出力される（パルスが立ち上げられ
る）。
合（今回、パルス信号の立ち下げがなされた場合）に
は、ステップ１６に進んで再度、タイマモードの設定が
確認的になされ、次いでステップ１７でコンペアレジス
タに次のオン時刻（立ち上がり時刻）が設定される。こ
こで該オン時刻は、該コンペアレジスタに記憶されてい
る今回のオフ時刻を基準として、該基準時刻から、該パ
ルスの周期から該パルスの周期とそのとき要求されてい
るデューティ値との積に相当する値を差し引いた値に相
当する時間だけあとの時刻とされる。またステップ１８
で上記出力ポートレジスタに出力オンが設定される。こ
れにより、該タイマの経過時間が該コンペアレジスタに
セットされているオン時刻と一致したときに、該ＣＰＵ
からオン信号が出力される（パルスが立ち上げられ
る）。
【００１９】図３は本発明のパルス信号出力制御装置の
システム構成の１例を示すもので、上記パルス信号のデ
ューティ値に応じて、エンジンのアイドル回転数制御弁
の開度を制御する場合が示されている。すなわち該ＣＰ
Ｕ（マイクロコンピュータ）内部の入出力（Ｉ／Ｏ）装
置１の入力ポート側には、エンジン回転数、エアコン信
号、ニュートラルスイッチからの信号、およびエンジン
水温などがとり込まれ、これらのエンジン状態をもとに
して、そのときの要求開度に応じた要求出力値（デュー
ティ値）が、演算部（ＭＰＵ）２において演算されると
ともに、該演算された要求出力値をもとにして出力パル
ス信号の次のオン又はオフ（立ち上がり又は立ち下が
り）時刻も演算され、該演算された次回のオン又はオフ
時刻ＴＭがコンペアレジスタ４にセットされる。そして
タイマ３の経過時間が該コンペアレジスタ４にセットさ
れている時刻と一致した時刻になると、そのとき一致信
号ＣＤが出力ポートレジスタ５に入力され、そのとき該
出力ポートレジスタにオン又はオフの何れが設定されて
いるかに応じて、該出力ポートレジスタ５の出力側から
該Ｉ／Ｏ装置１の出力ポート側にオン又はオフ指令が入
力され、これにより所定のデューティ値のパルス信号
が、該アイドル回転数制御弁（ＩＳＣ弁）の開度信号と
して出力される。
システム構成の１例を示すもので、上記パルス信号のデ
ューティ値に応じて、エンジンのアイドル回転数制御弁
の開度を制御する場合が示されている。すなわち該ＣＰ
Ｕ（マイクロコンピュータ）内部の入出力（Ｉ／Ｏ）装
置１の入力ポート側には、エンジン回転数、エアコン信
号、ニュートラルスイッチからの信号、およびエンジン
水温などがとり込まれ、これらのエンジン状態をもとに
して、そのときの要求開度に応じた要求出力値（デュー
ティ値）が、演算部（ＭＰＵ）２において演算されると
ともに、該演算された要求出力値をもとにして出力パル
ス信号の次のオン又はオフ（立ち上がり又は立ち下が
り）時刻も演算され、該演算された次回のオン又はオフ
時刻ＴＭがコンペアレジスタ４にセットされる。そして
タイマ３の経過時間が該コンペアレジスタ４にセットさ
れている時刻と一致した時刻になると、そのとき一致信
号ＣＤが出力ポートレジスタ５に入力され、そのとき該
出力ポートレジスタにオン又はオフの何れが設定されて
いるかに応じて、該出力ポートレジスタ５の出力側から
該Ｉ／Ｏ装置１の出力ポート側にオン又はオフ指令が入
力され、これにより所定のデューティ値のパルス信号
が、該アイドル回転数制御弁（ＩＳＣ弁）の開度信号と
して出力される。
【００２０】図４は本発明のパルス信号出力制御装置で
の制御状況を示すタイミング図で、該図中に示される時
間割込は参考のために示したもので、本発明による制御
には関係がない。そして該図中、に示されるように要
求出力値が０％から０％以外の値（例えば２０％）に変
化した場合には、上記図１のステップ５で設定される時
刻に相当するタイミング（したがって上記とほぼ同
時刻）に出力パルスが立ち上げられる。このようにして
出力パルスの立ち上げが上記時間割込とは関係なく、上
記要求出力値の０％からの変化が検出されたときになさ
れることは上述したとおりである。
の制御状況を示すタイミング図で、該図中に示される時
間割込は参考のために示したもので、本発明による制御
には関係がない。そして該図中、に示されるように要
求出力値が０％から０％以外の値（例えば２０％）に変
化した場合には、上記図１のステップ５で設定される時
刻に相当するタイミング（したがって上記とほぼ同
時刻）に出力パルスが立ち上げられる。このようにして
出力パルスの立ち上げが上記時間割込とは関係なく、上
記要求出力値の０％からの変化が検出されたときになさ
れることは上述したとおりである。
【００２１】更に該要求出力値が０％以外の値（例えば
２０％）になっている間は、前回の立ち上がり時刻（例
えば）を基準にして次回の立ち下がり時刻が決定さ
れ、該時刻で出力パルスが立ち下げられると、該立ち
下がり時刻を基準にして次回の立ち上がり時刻が決
定され、該時刻で出力パルスが立ち上げられ、以下同
様の制御が繰返される。
２０％）になっている間は、前回の立ち上がり時刻（例
えば）を基準にして次回の立ち下がり時刻が決定さ
れ、該時刻で出力パルスが立ち下げられると、該立ち
下がり時刻を基準にして次回の立ち上がり時刻が決
定され、該時刻で出力パルスが立ち上げられ、以下同
様の制御が繰返される。
【００２２】
【発明の効果】本発明によれば、要求されるデューティ
値が０％からそれ以外の値に変化した場合、該変化時点
から実際のパルス出力までの時間をきわめて短かくする
ことができ、応答性を向上させることができる。更に該
要求されるデューティ値が０％以外の値となっている間
での該パルス信号の出力デューティ値を、他からの割込
処理などによる影響をうけることなく、ほぼ要求値通り
に正確な値とすることができ、制御性の向上をもはかる
ことができる。
値が０％からそれ以外の値に変化した場合、該変化時点
から実際のパルス出力までの時間をきわめて短かくする
ことができ、応答性を向上させることができる。更に該
要求されるデューティ値が０％以外の値となっている間
での該パルス信号の出力デューティ値を、他からの割込
処理などによる影響をうけることなく、ほぼ要求値通り
に正確な値とすることができ、制御性の向上をもはかる
ことができる。
【図１】本発明のパルス信号出力制御装置での制御手順
の１実施例をフローチャートで示す図である。
の１実施例をフローチャートで示す図である。
【図２】本発明のパルス信号出力制御装置での制御手順
の１実施例をフローチャートで示す図である。
の１実施例をフローチャートで示す図である。
【図３】本発明のパルス信号出力制御装置のシステム構
成の１例を示す図である。
成の１例を示す図である。
【図４】本発明のパルス信号出力制御装置での制御状況
を説明するためのタイミング図である。
を説明するためのタイミング図である。
【図５】従来のパルス信号出力制御装置での制御状況を
説明するためのタイミング図である。
説明するためのタイミング図である。
【図６】従来のパルス信号出力制御装置での制御状況を
説明するためのタイミング図である。
説明するためのタイミング図である。
１…入出力（Ｉ／Ｏ）装置 ２…演算部（ＭＰＵ） ３…タイマ ４…コンペアタイマ（コンペアレジスタ） ５…出力ポートレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｆ１６Ｈ 9/00
Claims (2)
- 【請求項１】 一定周期でそのデューティ値が可変とさ
れるパルス信号を出力するパルス信号出力制御装置であ
って、要求されるデューティ値が０％からそれ以外の値
に変化したとき、該要求されるデューティ値の変化が検
出された時刻を基準にして、該パルス信号を立ち上げる
手段をそなえることを特徴とする、パルス信号出力制御
装置。 - 【請求項２】一定周期でそのデューティ値が可変とされ
るパルス信号を出力するパルス信号出力制御装置であっ
て、要求されるデューティ値が０％以外の値となってい
る間は、該パルス信号の前回の立上りおよび立下りが検
出された時刻を基準にしてそれぞれ、該パルス信号の次
の立下りおよび立上り時刻を設定する手段をそなえるこ
とを特徴とする、パルス信号出力制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084026A JP2947667B2 (ja) | 1992-04-06 | 1992-04-06 | パルス信号出力制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4084026A JP2947667B2 (ja) | 1992-04-06 | 1992-04-06 | パルス信号出力制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05288262A true JPH05288262A (ja) | 1993-11-02 |
| JP2947667B2 JP2947667B2 (ja) | 1999-09-13 |
Family
ID=13819049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4084026A Expired - Lifetime JP2947667B2 (ja) | 1992-04-06 | 1992-04-06 | パルス信号出力制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947667B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847589A (en) * | 1996-02-22 | 1998-12-08 | Honda Giken Kogyo Kabushiki Kaisha | Pulse signal generating device |
-
1992
- 1992-04-06 JP JP4084026A patent/JP2947667B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847589A (en) * | 1996-02-22 | 1998-12-08 | Honda Giken Kogyo Kabushiki Kaisha | Pulse signal generating device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2947667B2 (ja) | 1999-09-13 |
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