JPH05275001A - 微小真空素子の作製方法 - Google Patents
微小真空素子の作製方法Info
- Publication number
- JPH05275001A JPH05275001A JP6755192A JP6755192A JPH05275001A JP H05275001 A JPH05275001 A JP H05275001A JP 6755192 A JP6755192 A JP 6755192A JP 6755192 A JP6755192 A JP 6755192A JP H05275001 A JPH05275001 A JP H05275001A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- vapor deposition
- separation layer
- micro vacuum
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】
【目的】 構成が複雑な斜め入射蒸着用の装置を用いる
ことなく、大型の基板上に微小真空素子を作製できる微
小真空素子の作製方法を提供する 【構成】 分離層5の穴5aを通して、陰極3となる電
極材料を基板に対して垂直に入射するように蒸着を行
う。蒸着が進行して分離層5上に電極材料が堆積するに
つれて、穴5aの径は連続的に小さくなる。穴5aを通
してキャビティ7内の基板1上に電極材料が堆積され、
コーン状の陰極3となる。
ことなく、大型の基板上に微小真空素子を作製できる微
小真空素子の作製方法を提供する 【構成】 分離層5の穴5aを通して、陰極3となる電
極材料を基板に対して垂直に入射するように蒸着を行
う。蒸着が進行して分離層5上に電極材料が堆積するに
つれて、穴5aの径は連続的に小さくなる。穴5aを通
してキャビティ7内の基板1上に電極材料が堆積され、
コーン状の陰極3となる。
Description
【0001】
【産業上の利用分野】本発明は、微小真空素子の作製方
法に関するものであり、特にSpindt型微小真空素
子のキャビティ(空洞)及び陰極の作製方法に関するも
のである。
法に関するものであり、特にSpindt型微小真空素
子のキャビティ(空洞)及び陰極の作製方法に関するも
のである。
【0002】
【従来の技術】半導体素子は、微細化、集積化により著
しくその機能を向上させてきたが、従来の半導体素子で
は固体中を電子が走行するため、真空中を電子が走行す
る真空管に比べて以下のような問題点もある。
しくその機能を向上させてきたが、従来の半導体素子で
は固体中を電子が走行するため、真空中を電子が走行す
る真空管に比べて以下のような問題点もある。
【0003】微細化によって電子の高速化を図って
も、固体中の電子速度の飽和で制限を受ける。 高温や放射線に弱い。
も、固体中の電子速度の飽和で制限を受ける。 高温や放射線に弱い。
【0004】このような半導体素子の問題点を克服する
ため、近年では、真空マイクロエレクトロニクスと呼ば
れる半導体集積回路製造技術を用いて作製された、微小
真空素子が注目されている。
ため、近年では、真空マイクロエレクトロニクスと呼ば
れる半導体集積回路製造技術を用いて作製された、微小
真空素子が注目されている。
【0005】微小真空素子の特徴は、 真空中を電子が走行するので、超高速素子が実現でき
る。 高温や放射線に強く、耐環境性が高い。 微小冷陰極を利用することで、微細で集積化可能な真
空管が実現できる。 製造技術に半導体素子との適合性があるため、シリコ
ン基板上に半導体素子と微小真空素子との集積化が可
能。 等が挙げられる。
る。 高温や放射線に強く、耐環境性が高い。 微小冷陰極を利用することで、微細で集積化可能な真
空管が実現できる。 製造技術に半導体素子との適合性があるため、シリコ
ン基板上に半導体素子と微小真空素子との集積化が可
能。 等が挙げられる。
【0006】以上のような利点を有するため、微小真空
素子の利用可能性は非常に高い。特に有望視されている
のが、前述のような特徴を生かした平面型ディスプレイ
への応用である。このような、平面型ディスプレイに用
いられる微小真空素子は、図10に示すようなspin
dt型と呼ばれる構造のものが一般的である。
素子の利用可能性は非常に高い。特に有望視されている
のが、前述のような特徴を生かした平面型ディスプレイ
への応用である。このような、平面型ディスプレイに用
いられる微小真空素子は、図10に示すようなspin
dt型と呼ばれる構造のものが一般的である。
【0007】即ち、基板1上に左右に分かれた絶縁膜2
が配設されていて、左右の絶縁膜2の間に断面が山型の
陰極3が設けられている。更に、左右の絶縁膜2上には
それぞれ上部電極4が配設されている。
が配設されていて、左右の絶縁膜2の間に断面が山型の
陰極3が設けられている。更に、左右の絶縁膜2上には
それぞれ上部電極4が配設されている。
【0008】このようなspindt型微小真空素子の
作製方法の従来例を図面に従って説明する。即ち、図6
に示すように、まず基板1上に絶縁膜2を堆積し、更に
絶縁膜2上に上部電極層4となる材料を堆積する。次い
で、上部電極層4の中央部分にキャビティ(空洞)が形
成されるように、フォトマスクとフォトレジストを用い
てフォトエッチングを行う。同様に、絶縁膜2の層の中
央部分にキャビティが形成されるように、上部電極層4
をマスクとしてエッチングを行う。従って、図7に示す
ように、上部電極層4と絶縁膜2の中央部分を貫いて、
基板1が露出するようなキャビティが形成される。
作製方法の従来例を図面に従って説明する。即ち、図6
に示すように、まず基板1上に絶縁膜2を堆積し、更に
絶縁膜2上に上部電極層4となる材料を堆積する。次い
で、上部電極層4の中央部分にキャビティ(空洞)が形
成されるように、フォトマスクとフォトレジストを用い
てフォトエッチングを行う。同様に、絶縁膜2の層の中
央部分にキャビティが形成されるように、上部電極層4
をマスクとしてエッチングを行う。従って、図7に示す
ように、上部電極層4と絶縁膜2の中央部分を貫いて、
基板1が露出するようなキャビティが形成される。
【0009】次に、図8に示すように、基板1を傾けて
蒸着させる斜め入射蒸着法により、後にエッチングによ
り除去可能な材料によって分離層5を堆積する。斜め入
射蒸着法によれば、吹き付けられる蒸着材料の方向に対
して、基板1が斜めに傾いているので、蒸着材料の基板
1への入射角が小さくなる。このため、蒸着される分離
層5はキャビティ内には堆積されない。従って、分離層
5は上部電極層4上に断面がハの字型の穴5aを伴っ
て、堆積される。
蒸着させる斜め入射蒸着法により、後にエッチングによ
り除去可能な材料によって分離層5を堆積する。斜め入
射蒸着法によれば、吹き付けられる蒸着材料の方向に対
して、基板1が斜めに傾いているので、蒸着材料の基板
1への入射角が小さくなる。このため、蒸着される分離
層5はキャビティ内には堆積されない。従って、分離層
5は上部電極層4上に断面がハの字型の穴5aを伴っ
て、堆積される。
【0010】更に、図9に示すように、分離層5の穴5
aを通して、陰極3となる電極材料を基板に対して垂直
に入射するように蒸着を行う。すると、蒸着が進行して
分離層5上に電極材料が堆積するにつれて、穴5aの径
は連続的に小さくなる。同時に、穴5aを通してキャビ
ティ内の基板1上に電極材料が堆積され、コーン状の陰
極3となる。
aを通して、陰極3となる電極材料を基板に対して垂直
に入射するように蒸着を行う。すると、蒸着が進行して
分離層5上に電極材料が堆積するにつれて、穴5aの径
は連続的に小さくなる。同時に、穴5aを通してキャビ
ティ内の基板1上に電極材料が堆積され、コーン状の陰
極3となる。
【0011】最後に、図10に示すように、上部電極層
4上に堆積した分離層5を除去することによって、分離
層5上に堆積した電極材料を剥離する。分離層5の材料
は、キャビティ内には堆積されていないので、陰極3が
剥離することはない。
4上に堆積した分離層5を除去することによって、分離
層5上に堆積した電極材料を剥離する。分離層5の材料
は、キャビティ内には堆積されていないので、陰極3が
剥離することはない。
【0012】微小真空素子は、電極間距離を正確に規定
できることが望ましいが、前述のような方法によって作
製すれば、上部電極層4のキャビティ部分の中心と陰極
3先端が一致するので、良い特性を得ることができる。
また、微小陰極3を多数配列したもの(エミッタアレ
イ)の作製にも適している。
できることが望ましいが、前述のような方法によって作
製すれば、上部電極層4のキャビティ部分の中心と陰極
3先端が一致するので、良い特性を得ることができる。
また、微小陰極3を多数配列したもの(エミッタアレ
イ)の作製にも適している。
【0013】
【発明が解決しようとする課題】しかしながら、前述し
た従来の微小真空素子の作製方法には、以下の様な欠点
があった。即ち、分離層5を形成するために、基板1を
大幅に傾ける斜め入射蒸着法を用いるので、作製プロセ
ス内に専用の装置を加える必要がある。このため、作製
プロセスが複雑になり、作製効率が悪い。装置自体の構
造も、通常の垂直蒸着装置と比べて複雑とならざるを得
ないので故障が起きやすい。特に大型の基板上に微小真
空素子を作製することが困難になる。
た従来の微小真空素子の作製方法には、以下の様な欠点
があった。即ち、分離層5を形成するために、基板1を
大幅に傾ける斜め入射蒸着法を用いるので、作製プロセ
ス内に専用の装置を加える必要がある。このため、作製
プロセスが複雑になり、作製効率が悪い。装置自体の構
造も、通常の垂直蒸着装置と比べて複雑とならざるを得
ないので故障が起きやすい。特に大型の基板上に微小真
空素子を作製することが困難になる。
【0014】本発明は、上記の様な従来技術の持つ課題
を解決するために提案されたもので、その目的は、構成
が複雑な斜め入射蒸着用の装置を用いることなく、大型
の基板上に微小真空素子を作製できる微小真空素子の作
製方法を提供することである。
を解決するために提案されたもので、その目的は、構成
が複雑な斜め入射蒸着用の装置を用いることなく、大型
の基板上に微小真空素子を作製できる微小真空素子の作
製方法を提供することである。
【0015】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、半導体基板上に絶縁層を形成し、前記
絶縁層の上に上部電極層と分離層とを順次形成し、前記
分離層上にフォトリソグラフ工程を用いてパターンを形
成し、前記パターンをレジストマスクとして、前記分離
層のエッチングを行い、前記パターンを剥離後、前記分
離層をマスクとして、前記上部電極層及び前記絶縁層の
エッチングを行うことによってキャビティを形成し、前
記キャビティ内に、垂直入射蒸着によって陰極を形成す
ることを特徴とする。
めに、本発明は、半導体基板上に絶縁層を形成し、前記
絶縁層の上に上部電極層と分離層とを順次形成し、前記
分離層上にフォトリソグラフ工程を用いてパターンを形
成し、前記パターンをレジストマスクとして、前記分離
層のエッチングを行い、前記パターンを剥離後、前記分
離層をマスクとして、前記上部電極層及び前記絶縁層の
エッチングを行うことによってキャビティを形成し、前
記キャビティ内に、垂直入射蒸着によって陰極を形成す
ることを特徴とする。
【0016】
【作用】上記の様な構成を有する本発明の作用は次の通
りである。即ち、構成が複雑な斜め入射蒸着用の装置を
使う必要がなく、通常の垂直入射蒸着用の装置によって
効率の良い作製作業を行うことができる。
りである。即ち、構成が複雑な斜め入射蒸着用の装置を
使う必要がなく、通常の垂直入射蒸着用の装置によって
効率の良い作製作業を行うことができる。
【0017】
【実施例】本発明の微小真空素子の作製方法の実施例
を、図面に従って説明する。なお、従来技術と同一の部
材については、同一の符号を付す。
を、図面に従って説明する。なお、従来技術と同一の部
材については、同一の符号を付す。
【0018】(1)実施例の構成 図1に示すように、基板1はシリコンウエハーを素材と
している。この基板1の表面を酸化させ、酸化層を絶縁
膜2として使用する。絶縁膜2の上にCVD(化学的気
相堆積法)によって、多結晶シリコンを材料とする上部
電極層4を形成する。上部電極層4の上には、蒸着によ
って、アルミニウムを材料とする分離層5を堆積させ
る。
している。この基板1の表面を酸化させ、酸化層を絶縁
膜2として使用する。絶縁膜2の上にCVD(化学的気
相堆積法)によって、多結晶シリコンを材料とする上部
電極層4を形成する。上部電極層4の上には、蒸着によ
って、アルミニウムを材料とする分離層5を堆積させ
る。
【0019】次に、図2に示すように、分離層5上にフ
ォトレジストを塗布し、露光、現像のフォトリソグラフ
工程を経てパターン6を形成する。このパターン6をレ
ジストマスクとして、BCl3 ,Cl2 等の塩素系ガス
を使用したRIE(反応性イオンエッチング)によっ
て、アルミニウムの分離層5の中央部を除去し、穴5a
を形成する。パターン6剥離後、図3に示すように分離
層5をマスクとして、CF4 ,CHF3 等のフッ素含有
系ガスを使用したRIEによって、多結晶シリコンの上
部電極層4及び酸化層の絶縁膜2の中央部を除去し、キ
ャビティ7を形成する。この時、アルミニウムはフッ素
含有系ガスによってはエッチングされないため、アルミ
ニウム製の分離層5は十分にマスクとして使用すること
ができる。
ォトレジストを塗布し、露光、現像のフォトリソグラフ
工程を経てパターン6を形成する。このパターン6をレ
ジストマスクとして、BCl3 ,Cl2 等の塩素系ガス
を使用したRIE(反応性イオンエッチング)によっ
て、アルミニウムの分離層5の中央部を除去し、穴5a
を形成する。パターン6剥離後、図3に示すように分離
層5をマスクとして、CF4 ,CHF3 等のフッ素含有
系ガスを使用したRIEによって、多結晶シリコンの上
部電極層4及び酸化層の絶縁膜2の中央部を除去し、キ
ャビティ7を形成する。この時、アルミニウムはフッ素
含有系ガスによってはエッチングされないため、アルミ
ニウム製の分離層5は十分にマスクとして使用すること
ができる。
【0020】更に、図4に示すように、分離層5の穴5
aを通して、陰極3となる電極材料を基板に対して垂直
に入射するように蒸着を行う。すると、蒸着が進行して
分離層5上に電極材料が堆積するにつれて、穴5aの径
は連続的に小さくなる。同時に、穴5aを通してキャビ
ティ7内の基板1上に電極材料が堆積され、コーン状の
陰極3となる。
aを通して、陰極3となる電極材料を基板に対して垂直
に入射するように蒸着を行う。すると、蒸着が進行して
分離層5上に電極材料が堆積するにつれて、穴5aの径
は連続的に小さくなる。同時に、穴5aを通してキャビ
ティ7内の基板1上に電極材料が堆積され、コーン状の
陰極3となる。
【0021】最後に、図5に示すように、上部電極層4
上に堆積したアルミニウムの分離層5を除去することに
よって、分離層5上に堆積した電極材料を剥離する。分
離層5の材料は、キャビティ7内には堆積されていない
ので、陰極3が剥離することはない。
上に堆積したアルミニウムの分離層5を除去することに
よって、分離層5上に堆積した電極材料を剥離する。分
離層5の材料は、キャビティ7内には堆積されていない
ので、陰極3が剥離することはない。
【0022】(2)本実施例の作用、効果 以上のような構成を有する微小真空素子の作製方法によ
れば、垂直入射蒸着によって陰極を作製できるので、構
成が複雑な斜め入射蒸着用の装置を使用する必要がな
く、通常の半導体製造に使用される垂直入射蒸着用の装
置をそのまま使用すればよい。つまり、新たな装置を作
製工程に組み込む必要もなく、複雑な装置を使用するこ
とによって故障の発生率が上昇することもない。従っ
て、簡単に効率良い基板1の製造を行うことができる。
れば、垂直入射蒸着によって陰極を作製できるので、構
成が複雑な斜め入射蒸着用の装置を使用する必要がな
く、通常の半導体製造に使用される垂直入射蒸着用の装
置をそのまま使用すればよい。つまり、新たな装置を作
製工程に組み込む必要もなく、複雑な装置を使用するこ
とによって故障の発生率が上昇することもない。従っ
て、簡単に効率良い基板1の製造を行うことができる。
【0023】また、斜め入射蒸着用の装置を使用する場
合は基板1を傾けながら作製作業を行う必要があるた
め、基板1が大型の場合陰極3を作製することが困難で
あった。しかし、本実施例によれば基板1が大型であっ
ても、垂直入射蒸着用の装置を用いるため、安定した水
平状態で、容易に作製作業を行うことができる。
合は基板1を傾けながら作製作業を行う必要があるた
め、基板1が大型の場合陰極3を作製することが困難で
あった。しかし、本実施例によれば基板1が大型であっ
ても、垂直入射蒸着用の装置を用いるため、安定した水
平状態で、容易に作製作業を行うことができる。
【0024】なお、本発明による微小真空素子は、上述
した実施例に限定されるものではなく、具体的な各部材
の材質等は適宜変更可能である。
した実施例に限定されるものではなく、具体的な各部材
の材質等は適宜変更可能である。
【0025】例えば、分離層5としてアルミニウムでは
なく窒化シリコンの膜を使用することもできる。また、
絶縁膜2のエッチングにフッ酸等によるウェットエッチ
ングを用いることも可能である。
なく窒化シリコンの膜を使用することもできる。また、
絶縁膜2のエッチングにフッ酸等によるウェットエッチ
ングを用いることも可能である。
【0026】
【発明の効果】本発明の微小真空素子の作製方法によれ
ば、構成が複雑な斜め入射蒸着用の装置を用いることな
く、効率の良い作製作業を行うことができ、更に大型の
基板上にも微小真空素子を作製できるという優れた微小
真空素子の作製方法を提供することができる。
ば、構成が複雑な斜め入射蒸着用の装置を用いることな
く、効率の良い作製作業を行うことができ、更に大型の
基板上にも微小真空素子を作製できるという優れた微小
真空素子の作製方法を提供することができる。
【図1】本発明の実施例によって作製される微小真空素
子を示す断面図。
子を示す断面図。
【図2】本発明の実施例によって作製される微小真空素
子を示す断面図。
子を示す断面図。
【図3】本発明の実施例によって作製される微小真空素
子を示す断面図。
子を示す断面図。
【図4】本発明の実施例によって作製される微小真空素
子を示す断面図。
子を示す断面図。
【図5】本発明の実施例によって作製される微小真空素
子を示す断面図。
子を示す断面図。
【図6】従来例によって作製される微小真空素子を示す
断面図。
断面図。
【図7】従来例によって作製される微小真空素子を示す
断面図。
断面図。
【図8】従来例によって作製される微小真空素子を示す
断面図。
断面図。
【図9】従来例によって作製される微小真空素子を示す
断面図。
断面図。
【図10】従来例によって作製される微小真空素子を示
す断面図。
す断面図。
1…基板 2…絶縁膜 3…陰極 4…上部電極層 5…分離層 5a…穴 6…パターン 7…キャビティ
Claims (1)
- 【請求項1】 半導体基板上に絶縁層を形成し、 前記絶縁層の上に上部電極層と分離層とを順次形成し、 前記分離層上にフォトリソグラフ工程を用いてパターン
を形成し、 前記パターンをレジストマスクとして、前記分離層のエ
ッチングを行い、 前記パターンを剥離後、前記分離層をマスクとして、前
記上部電極層及び前記絶縁層のエッチングを行うことに
よってキャビティを形成し、 前記キャビティ内に、垂直入射蒸着によって陰極を形成
することを特徴とする微小真空素子の作製方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6755192A JPH05275001A (ja) | 1992-03-25 | 1992-03-25 | 微小真空素子の作製方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6755192A JPH05275001A (ja) | 1992-03-25 | 1992-03-25 | 微小真空素子の作製方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05275001A true JPH05275001A (ja) | 1993-10-22 |
Family
ID=13348217
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6755192A Pending JPH05275001A (ja) | 1992-03-25 | 1992-03-25 | 微小真空素子の作製方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05275001A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7169536B2 (en) | 2002-12-13 | 2007-01-30 | Sharp Kabushiki Kaisha | Manufacturing method and manufacturing apparatus of field emission display |
CN113675057A (zh) * | 2021-07-12 | 2021-11-19 | 郑州大学 | 一种自对准石墨烯场发射栅极结构及其制备方法 |
-
1992
- 1992-03-25 JP JP6755192A patent/JPH05275001A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7169536B2 (en) | 2002-12-13 | 2007-01-30 | Sharp Kabushiki Kaisha | Manufacturing method and manufacturing apparatus of field emission display |
CN113675057A (zh) * | 2021-07-12 | 2021-11-19 | 郑州大学 | 一种自对准石墨烯场发射栅极结构及其制备方法 |
CN113675057B (zh) * | 2021-07-12 | 2023-11-03 | 郑州大学 | 一种自对准石墨烯场发射栅极结构及其制备方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2612153B2 (ja) | 鋭利な先端を有する均一なアレーの形成方法 | |
US5394006A (en) | Narrow gate opening manufacturing of gated fluid emitters | |
US6271623B1 (en) | Method of fabricating row lines of a field emission array and forming pixel openings therethrough | |
US5494179A (en) | Field-emitter having a sharp apex and small-apertured gate and method for fabricating emitter | |
JP2000021287A (ja) | 電界放出型電子源及びその製造方法 | |
JPH05275001A (ja) | 微小真空素子の作製方法 | |
JPH07320629A (ja) | 電子放出素子及びその製造方法 | |
JP3097561B2 (ja) | 電界放出陰極及び電界放出型素子の製造方法 | |
US5893787A (en) | Application of fast etching glass for FED manufacturing | |
JPH06111712A (ja) | 電界放出陰極およびその製法 | |
JPH05205614A (ja) | 電界放出陰極の作製方法 | |
JPH05225895A (ja) | 電界放出陰極の作製方法 | |
JPH11162845A (ja) | 半導体素子のマスク製造方法 | |
JP3143679B2 (ja) | 電子放出素子及びその製造方法 | |
JPH06325691A (ja) | 微小真空素子の作製方法 | |
JPS60254733A (ja) | パタ−ン形成法 | |
JPH01117342A (ja) | コンタクトホールの形成方法 | |
JPH0652791A (ja) | 電子銃の製造方法 | |
JPH11232996A (ja) | 電界放出型電子源及びその製造方法 | |
JPH08190856A (ja) | 電界放射冷陰極の製造方法 | |
JP3513315B2 (ja) | 電界放出型電子素子の製造方法 | |
JPH05206125A (ja) | 半導体装置の製造方法 | |
JPH07326286A (ja) | 電界放出型マイクロカソードの製造方法 | |
JPH06176685A (ja) | 電界放出型電子源及びその製造方法 | |
JPH0778805A (ja) | 半導体装置の製造方法 |