JPH05274818A - デジタルデータを処理する装置及びそのような装置を有するデジタルビデオシステム - Google Patents

デジタルデータを処理する装置及びそのような装置を有するデジタルビデオシステム

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JPH05274818A
JPH05274818A JP4360917A JP36091792A JPH05274818A JP H05274818 A JPH05274818 A JP H05274818A JP 4360917 A JP4360917 A JP 4360917A JP 36091792 A JP36091792 A JP 36091792A JP H05274818 A JPH05274818 A JP H05274818A
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memory
digital data
frame
line
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JP4360917A
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Adrianus Johannes Mar Denissen
ヨハネス マリア デニッセン アドリアヌス
Bernardus Antonius Mari Zwaans
アントニウス マリア ツヴァーンズ ベルナルドゥス
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Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Koninklijke Philips Electronics NV
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Publication date
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Abstract

(57)【要約】 【目的】 誤り検出手段の出力に応じてアドレスを制御
する簡素なメモリ構成のデジタルデータを処理する装置
を提供する。 【構成】 デジタルデータを処理する装置であって、メ
モリと、誤り検出手段と、制御手段とを有している。こ
の制御手段は、データをメモリに書き込む際にこれらデ
ータで検出される誤りに基づいてアドレスを選択し、デ
ータをメモリから読み出す際は別途アドレスを選択す
る。このように、信頼性のあるデータのみが読み出され
るので、デジタルビデオシステム等においてはデータ中
に誤りがあっても高品質の画像が得られる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルデータを処理
する装置であって、メモリと前記デジタルデータ中の誤
りを検出する検出手段とを有するような装置に関する。
【０００２】また、本発明はビデオ入力端子と、ビデオ
出力端子と、ビデオプロセッサと、離散コサイン変換
（ＤＣＴ）回路と、可変長エンコーダ／デコーダ回路
と、変調器／復調器回路と、少なくとも１個の読出／書
込ヘッドと、前記装置とを有するようなデジタルビデオ
システムにも関する。
【０００３】
【従来の技術】上述したような装置及びデジタルビデオ
システムは例えばヨーロッパ特許出願第0398651A2号か
ら既知である。このヨーロッパ出願は、デジタルデータ
がメモリに書き込まれ、その後誤り訂正／検出回路がも
し可能ならば誤りを訂正し且つ検出信号を供給し、メモ
リに記憶されたデータはこの検出信号に基づいて読み出
されてフレームメモリに供給され、叉は読み出されな
い。このフレームメモリへの書込動作は、フレーム当た
りに検出された誤りの数が所定のしきい値を越えると中
止される。この場合は同一のデータがフレームメモリか
ら読み出される。上記のような装置の欠点は、データを
あるメモリから他のメモリへと転送しなければならない
ので多くのアドレス動作が必要となり、メモリが多数の
接続ピンを有するので当該装置をＩＣ上に集積化する妨
げとなるという点にある。上記ヨーロッパ出願に記載さ
れた装置の他の実施例においては、前記データは直列／
並列変換器を介してフレームメモリに供給され、該フレ
ームメモリへの書込動作は同様に過大な数の誤りが検出
された場合に中止されるようになっている。この例に用
いられる回路は複雑過ぎる。
【０００４】
【発明の目的及び概要】従って、本発明の目的とすると
ころは上述したような従来の装置の欠点を有さず、しか
もコンパクトな構成を持つデジタルデータを処理する装
置を提供することにある。この目的を達成するため、本
発明による装置は、当該装置が、入力されるデジタルデ
ータを前記検出手段により検出された誤りに基づいて前
記メモリにおける選択されたアドレスに書き込む一方、
信頼性があるデジタルデータを前記メモリにおける別途
選択されたアドレスから読み出す制御手段を有している
ことを特徴としている。この場合、単一のメモリだけで
十分である。当該装置は検出手段により信頼性があると
判断されたデータ（例えば、所定のしきい値よりも少な
い数の誤りしか含まないデータ、叉は誤り訂正コードに
より訂正されたデータ）のみを送出する。
【０００５】また、本発明による装置の一実施例は、前
記制御手段が入力されるデジタルデータを前記メモリに
おける最も新しく読み出された信頼性のあるデータが記
憶されていないアドレスに書き込むことを特徴としてい
る。結果として、当該メモリはどの時点でも十分な量の
信頼性のあるデータを有している。
【０００６】また、本発明による装置の他の実施例は前
記デジタルデータが誤りコードを伴うビデオ信号を含
み、前記メモリが第１及び第２の副メモリを有し、これ
ら副メモリの各々は前記ビデオ信号の１フレーム分に等
しい量のデータを記憶するのに適しており、前記制御手
段は前記入力デジタルデータを、読み出された最新のフ
レームを表すデータが記憶されていないアドレスに書き
込むことによって、フレーム毎に且つライン単位で前記
副メモリ中に分配することを特徴としている。このよう
に、上記メモリは信頼性のあるデータからなる１フレー
ム分のラインを常に記憶する。なお、前記２つの副メモ
リにおけるアドレスの選択は数ライン単位で同時に行う
ことも勿論できることに注意されたい。
【０００７】また、本発明による装置の他の実施例は前
記制御手段が、出力すべきデジタルデータを、書き込ま
れた最新の信頼性のあるデータが記憶されているアドレ
スからデータを読み出すことにより、前記各副メモリの
何れかからフレーム毎に且つライン単位で取り出すこと
を特徴としている。このように、当該装置は信頼性のあ
るデータを含むラインからなるビデオ信号のフレームを
出力する。かくして、入力ビデオ信号が誤りを含んでい
たとしても、適切な画像品質が保証される。
【０００８】また、本発明による装置の他の実施例は前
記メモリが並列に接続された２個の標準１メガビットＳ
ＲＡＭを有していることを特徴としている。この構成は
非常に簡素で且つ安価である。
【０００９】
【実施例】図１は本発明による装置を用いて好適なデジ
タルビデオシステムの一例を示している。このシステム
は記録モードにおいてデジタルビデオデータをビデオプ
ロセッサ1.5に供給するビデオ入力端子1.1を有してい
る。上記ビデオデータは、例えば各画像が約420,000個
のピクセルを含むような画像を単位秒当たり２５個（５
０フィールド）発生するＣＣＤカメラのようなデジタル
画像ピックアップユニットから発生される。前記ビデオ
プロセッサ1.5においては、供給された２つのフィール
ドがその都度組み合わされて１個のフレームが形成さ
れ、このフレームが例えば５メガビットＤＲＡＭのメモ
リ1.7に記憶される。ピクセル当たりのビデオデータ
は、８ビットの輝度情報（256個のグレイ値を表すのに
好適である）と、例えば２ｘ２ピクセル当たりに１個の
色値という具合に、粗いラスタでの２個の８ビット値で
決定される色情報とを含んでいる。ビデオプロセッサ1.
5においては、いわゆる離散コサイン変換（ＤＣＴ）ブ
ロックと呼ばれる８ｘ８バイト（１バイト＝８ビット）
のブロックが形成されるが、これらのブロックは輝度Ｄ
ＣＴブロックと色ＤＣＴブロックとに区別されねばなら
ない。ここで、４個の輝度ＤＣＴブロック（各ブロック
は８ｘ８のピクセルに対応する）と、これらに対応する
２個の色ＤＣＴブロックとが一緒になっていわゆる１個
のＤＣＴユニットを形成する。ビデオプロセッサ1.5に
おいてシャッフル処理により決定された５個のＤＣＴユ
ニットが、その都度１個のいわゆるセグメントを形成す
る。上記シャッフル処理は平均化の効果を有し、後でな
されるべきデータ低減に有利である。各ＤＣＴブロック
は既知の構成の離散コサイン変換（及び逆ＤＣＴ）回路
1.9において変換される。次いで、セグメント毎に（即
ち、３０個のＤＣＴブロック毎に）既知の構成の可変長
エンコーダ／デコーダ回路（以下、単にＶＬＣＤ回路と
呼ぶ）1.10においてデータ低減が行われる。この場合、
例えば各セグメントの30*64*8＝15,360ビットが量子化
及び可変長符号化のような既知の技術を用いて3072ビッ
トに減少される。量子化は、所望であれば種々の方法で
並列に行うことができ、その都度最も好ましい方法が選
択される。
【００１０】当該システムは記録モードにおいてデジタ
ルオーディオデータをオーディオプロセッサ1.6に供給
するためのオーディオ入力端子1.3を有している。上記
オーディオデータは例えば１個以上のマイクロフォンか
ら発生し、該マイクロフォンはオーディオプロセッサ1.
6に対して上記オーディオデータをアナログ／デジタル
（Ａ／Ｄ）変換器1.16を介して供給する。また、このオ
ーディオプロセッサは例えば256ＫビットのＳＲＡＭか
らなるメモリ1.8に接続されている。一般的に言って、
オーディオデータは前記ビデオデータよりは大幅に少な
いので、このオーディオデータに関してはデータ低減は
必要ではない。
【００１１】オーディオプロセッサ1.6（このプロセッ
サにおいてもブロックの形成が行われる）からのオーデ
ィオデータと、ＶＬＣＤ回路1.10からの低減されたビデ
オデータは装置1.11に供給される。図２に示すように、
この装置1.11はメモリ1.12と、誤り訂正エンコーダ／デ
コーダ回路1.18（以下、簡略化のためerco回路と呼ぶ）
と、制御手段1.19とを有している。記録モードにおいて
は、データには上記erco回路1.18において例えばリード
ソロモン積コードのような既知の誤り訂正コードが付与
される。このようなコードは、米国特許第4,802,173号
に開示されている。デジタルデータの流れにおいて、デ
ータ語が形成され、各データ語は（記録モードにおい
て）記憶媒体にコード語として記憶されるように誤り訂
正コードに従って符号化される。（再生モードにおい
て）上記記憶媒体から読み出された後に上記コード語が
何らかの損傷叉は妨害により元のコード語と完全には一
致しない場合には、前記誤り訂正コードがデコードの際
に誤り訂正を可能にする。上記誤り訂正コードにより保
護されるべき多数のバイト（叉は他のデータシンボル）
は、方形のアレイに配列され、その後にいわゆるパリテ
ィーシンボルが対応するコードの規則に従って水平の各
行及び垂直の各列（即ち、水平の各データ語及び垂直の
各データ語）に割り当てられる。付加されたパリティー
シンボルを伴うデータ語はコード語と呼ばれる。上記パ
リティーシンボルは冗長情報を表し、データの転送の間
に発生する叉は記憶媒体の損傷によるバイトアレイ中の
誤りの訂正を可能にする。これらコードの発生及び演算
に関しては、Addison-Wesley Publ.Comp. Inc. により1
983年に発行されたRichard E. Blahutによる「誤り制御
コードの理論及び実際」、及びコロラド州ブルームフィ
ールドのData Systems Technology Corp., により1982
年に発行されたN. Glover及びT. Dudleyによる「技術者
のための実用的な誤り訂正設計」に述べられている。
【００１２】フレーム当たりの輝度ＤＣＴブロックの数
は720/8*576/8＝6480となる。また、フレーム当たりに
は3240個の色ＤＣＴブロックがある。かくして、フレー
ム当たりには1620個のＤＣＴユニット、即ち324個のセ
グメントがある。50Hzなるフィールド周波数の場合は、
１個のフレームは12個のいわゆるトラックに副分割され
る（60Hzのフィールド周波数の場合は、フレームは10個
のトラックに副分割される）。データシンボル及びパリ
ティーシンボルに加えて、上記トラックは識別及び同期
情報を含む。以下、１つのトラックのデータシンボル及
びパリティーシンボルをＲＳビデオブロックと呼ぶ。か
くして、ＲＳビデオブロック当たりには27個のセグメン
トがある。ＲＳビデオブロックにおける3072ビット（＝
384バイト）の各セグメントは、ライン当たり１バイト
の補助データ（例えば、経過時間叉はフレーム番号に関
するデータ）ＡＵＸを含み、128バイトの３ラインを構
成する。このように、１個のＲＳビデオブロックは128
バイトの81ラインを含み、これは水平方向に81個垂直方
向に128個のデータ語を形成する。各ＲＳビデオブロッ
クに関して、erco回路1.18においてデータシンボルに関
連する付加すべきパリティーシンボルがリードソロモン
積コードに従って決定される。例えば、先ず外部コード
を垂直データ語に付与し、次いで内部コードを水平デー
タ語に付与することができる。このようなリードソロモ
ンコードの標準的な表記はRS(k+p,k,p+1) であり、ここ
でｋは保護すべきコードのデータシンボル数であり、ま
たｐはパリティーシンボルの数である。前記外部コード
に関しては、原始多項式x8+x4+x3+x2+1から得られるGF
(256)におけるRS(88,81,8)が利用される。また、内部コ
ードに関しては、原始多項式x8+x4+x3+x2+1から得られ
るGF(256)におけるRS(136,128,9)が利用される。記録モ
ードにおいて符号化を及び再生モードにおいてデコード
を行うために、デジタルデータは一時的にメモリ1.12に
記憶する必要がある。これは次のようにして実施され
る。前記ＶＬＣＤ回路1.10が符号化されていないビデオ
データを回路1.11に供給し、該回路1.11においてこれら
データが制御手段1.19の制御の下でメモリ1.12に行単位
で書き込まれる。この場合にデータが書き込まれるアド
レスは、以下に説明するように、最新の信頼性のあるフ
レームが記憶された位置に依存する。ＲＳビデオブロッ
ク当りには81行及び128列のバイトがあり、128バイトの
81個の水平データ語及び81バイトの128個の垂直データ
語を形成する。前記erco回路1.18は上記垂直データ語に
外部コードのパリティーシンボルを付与し、これらパリ
ティーシンボルもメモリに書き込まれる。次いで、メモ
リ1.12の水平データ語に内部コードに従ってパリティー
シンボルが付与される。この場合、先に決定された外部
コードの垂直パリティーシンボルも水平データ語を形成
する。ビデオデータの処理と交代に、オーディオデータ
も処理され（例えば、多重形式で）、この場合オーディ
オデータは専ら内部コードに従って符号化することがで
きる。このようにして記録モードにおいて符号化された
データ（コード語）は既知の構成の変調器／復調器回路
1.13に供給され、該回路はこれらデータを２つの読取／
書込ヘッド1.14及び1.15に供給すべく変調し、これによ
り上記データは例えば磁気テープのような記憶媒体上に
記録される。
【００１３】ビデオ及びオーディオ信号の再生に際して
は、２つの読取／書込ヘッド1.14及び1.15が記憶媒体上
に記憶されたコード語を読み取り、これらコード語を変
調器／復調器回路1.13へ供給する。その後、復調された
データは、もし可能なら、リードソロモン積コードに基
づいて付加されたパリティーシンボルを用いてerco回路
1.18により回路1.11において訂正される。この場合、
（水平ビデオ及びオーディオコード語に付与された）内
部コードが先ずデコードされ、その後訂正されたデータ
はオーディオプロセッサ1.6に供給すべきオーディオデ
ータと、後で外部コードに従ってデコードされるべきビ
デオデータとに分離される。このビデオデータはＶＬＣ
Ｄ回路1.10に供給される。デジタル／アナログ（Ｄ／
Ａ）変換器1.17を介して、オーディオプロセッサ1.6は
前記オーディオデータをオーディオ出力端子1.4に供給
する。また、ＶＬＣＤ回路1.10は可変長コードをデコー
ドし、このようにして得られたデータの量を補足してセ
グメント当り15,360ビットにする。次いで、このデータ
はＤＣＴ回路1.9に供給され、そこでは逆離散コサイン
変換がなされる。このようにして生成されたデータはビ
デオプロセッサ1.5に供給され、該プロセッサはビデオ
出力に適した形にしてビデオ出力端子1.2に供給する。
【００１４】データ内で検出された誤りの数が再生モー
ドにおいて誤り訂正コードにより訂正することができる
数を越える場合は、以下のようにしてコンシールメント
（隠蔽）処理が行われる。所定量（例えば、フレーム当
り、トラック当りまたはライン当り）のデータに対し
て、erco回路1.18はこれらデータが信頼がおけるか否か
を判定する。そして、これらデータの中の信頼のおけな
い部分は前の信頼のおけるデータと置き換えられる。こ
の目的のため、例えば並列に接続され且つ同一のアドレ
ス制御を有する２個の標準１メガビットＳＲＡＭにより
構成される２メガビットメモリが効果的に使用される。
入力デジタルデータをメモリ内のerco回路1.18により検
出された誤りに応じて選択されたアドレスに書き込み且
つ出力デジタルデータを当該メモリの別途選択されたア
ドレスから読み出すことによって、制御手段1.19は、信
頼性があると判断され最新のフレームとしてＶＬＣＤ回
路1.10に供給されたデータがerco回路1.18により信頼性
があると判断されたもっと新しいデータが記憶されるま
で当該メモリに保存されるようにし、信頼性のあるデー
タのみを送出させる。この処理が図３に示されている。
即ち、当該メモリ1.12は２つの区画を有し、各区画が１
フレーム分のビデオ信号に等しい量のデータを記憶する
ようになっている。そして、制御ビットＣ（隠蔽処理を
行うデータ単位に応じてセグメント当りまたはライン当
りに設ける）が信頼のおける最新のフレームを表すデー
タがメモリ1.12の両半部の間にどのように分配されてい
るかを記憶する。記録モードにおいては、２つの副メモ
リ部分の一方だけでビデオデータを一時記憶するに充分
である。この場合は、上記制御ビットＣは必要ではな
い。再生モードにおいては、前のフレーム（ランク番号
N-2を持つフレーム）が過大な数の誤りを含まず、erco
回路1.18により信頼性があると判断され、且つＶＬＣＤ
回路1.10に対する出力フレームとして適している場合
は、ランク番号N-1を持つフレーム全体がメモリの左半
部に書き込まれる（図３のＡ参照）。上記フレームN-1
を書き込む前に制御ビットＣは全て値「１」にされる。
隠蔽処理は種々のデータ単位で可能であるが、以下にお
いては簡略化のためライン単位で隠蔽処理がなされるも
のと仮定する。ここで、上記フレームN-1がerco回路御
ビット以外の全ての制御ビットＣが再び反転される。次
に、制御手段1.19は制御ビットにより示されるデータを
読み出してＶＬＣＤ回路に供給する。即ち、制御ビット
「０」に関しては左半部のメモリからラインを読み出
し、制御ビット「１」に関しては右半部のメモリからラ
インを読み出す。図３のＣはこのような処理の次のステ
ップを示している。即ち、フレームN+1は訂正不可能な
誤りは含まず、メモリ内の制御手段により決定された図
示のようなアドレスに記憶される。
【００１５】上述したように、制御手段1.19はerco回路
1.18により検出された（先行するフレームの）訂正不能
な誤りに基づいて入力デジタルデータを書き込むための
適切なアドレスを選択する。また、上記制御手段は出力
デジタルデータを読み出すための適切なアドレスを、こ
れもerco回路により検出される（現在のフレームにおけ
る）訂正不能な誤りに基づいて、選択する。記憶媒体か
ら発するデータは先ず水平誤りデコーダ（内部コード）
により処理される。内部ＲＡＭにおいては、各ラインに
関してそのラインが訂正されたか否かが記憶される。そ
して、対応する制御ビットＣに応じてデータがメモリ1.
12に記憶される。ＲＳビデオブロック毎にデータは次い
で垂直誤りデコーダ（外部コード）により処理される
が、垂直コード語は制御手段の制御の下で且つ対応する
制御ビットに従って読み出される。次いで、erco回路1.
18は当該ＲＳビデオブロックのデータが信頼できるもの
か否かを判定することができる。この点に関しては以下
の場合を区別することができる。データが完全に訂正さ
れており、その後全ての関連する制御ビットが反転され
る。もし外部デコードがデータの訂正に成功しなかった
場合は多すぎる消去があったためであろうが、その後水
平デコーダにより訂正されたラインの制御ビットは（内
部ＲＡＭに示されるように）反転される。この場合、消
去訂正は多すぎる訂正ミス（このような訂正ミスは垂直
デコーダでは検出はできるが訂正はできない）が内部デ
コードでなされたことを示す場合もあり、その後対応す
る制御ビットはＲＳビデオブロック全体に対して同一の
ままとされる（ＲＳビデオブロック全体の隠蔽）。
【００１６】本発明はいわゆるトリックモード（スロー
モーション、ピクチャーサーチ等）に関する効果も有し
ている。スローモーションモードにおいては、ＲＳビデ
オブロックのデータが記憶媒体からバーストの形で到来
する。例えば、スローモーションが係数３の減速である
場合は、データは３つのバーストで到来するから、全体
のフレームは通常の３つのフレーム期間の後にのみ組み
立てられる。これらの３つのフレーム期間の間、先行す
るフレームの信頼できるデータが連続してＶＬＣＤ回路
に供給される。完全に新しいフレームが略メモリ内（勿
論、先行するフレームの信頼できるデータがない位置
に）で組み立てられた時に、制御ビットＣが前述したよ
うに調整される。このような処理は非常に時間の掛かる
処理ではない、何故ならerco回路1.18によるデコードは
ＲＳビデオブロック毎に実行することができるからであ
る。次いで、erco回路により信頼性があるとみなされ且
つメモリ内で制御ビットＣによりそのように示されたデ
ータは次の３個のフレーム期間の間に読み出されＶＬＣ
Ｄ回路に供給される。このよにして高品質のスローモー
ションが得られる。ピクチャーサーチの間は、制御ビッ
トＣに固定の値を付与することができる。何故なら、そ
の場合外部訂正は不可能であるからである（完全なＲＳ
ビデオブロックは到来しない）。
【図面の簡単な説明】
【図１】 図１は、本発明による装置を含むデジタルビ
デオシステムのブロック図、
【図２】 図２は、本発明による装置のブロック図、
【図３】 図３は、本発明による装置の動作を説明する
ためのメモリの概念図である。
【符号の説明】
1.1…ビデオ入力端子、 1.2…ビデオ出力端子、1.5…
ビデオプロセッサ、 1.9…ＤＣＴ回路、1.10…可変長エ
ンコーダ／デコーダ回路、1.11…デジタルデータを処理
する装置、1.12…メモリ、 1.13…変調器／復
調器回路、1.14、1.15…読取／書込ヘッド、1.18…誤り
訂正エンコーダ／デコーダ回路、1.19…制御手段。
フロントページの続き (72)発明者 ベルナルドゥス アントニウス マリア ツヴァーンズ オランダ国 アインドーフェン フルーネ ヴァウツウェッハ １

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 デジタルデータを処理する装置であっ
    て、メモリと前記デジタルデータ中の誤りを検出する検
    出手段とを有するような装置において、 前記装置が、入力されるデジタルデータを前記検出手段
    により検出された誤りに基づいて前記メモリにおける選
    択されたアドレスに書き込む一方、前記検出手段によっ
    て信頼性があると判定されたデジタルデータを前記メモ
    リにおける別途選択されたアドレスから読み出す制御手
    段を有していることを特徴とするデジタルデータを処理
    する装置。
  2. 【請求項２】 請求項１に記載の装置において、前記制
    御手段は前記の入力されるデジタルデータを前記メモリ
    における最も新しく読み出された信頼性のあるデータが
    記憶されていないアドレスに書き込むことを特徴とする
    デジタルデータを処理する装置。
  3. 【請求項３】 請求項１叉は請求項２に記載の装置であ
    って前記デジタルデータがビデオ信号を表すような装置
    において、前記メモリは第１及び第２の副メモリを有
    し、これら副メモリの各々は前記ビデオ信号の１フレー
    ム分に等しい量のデータを記憶するのに適しており、前
    記制御手段は前記入力デジタルデータを、読み出された
    最新のフレームを表すデータが記憶されていないアドレ
    スに書き込むことによって、フレーム毎に且つライン単
    位で前記副メモリ中に分配することを特徴とするデジタ
    ルデータを処理する装置。
  4. 【請求項４】 請求項３に記載の装置において、前記制
    御手段は出力すべきデジタルデータを、書き込まれた最
    新の信頼性のあるデータが記憶されているアドレスから
    データを読み出すことにより、前記副メモリの何れかか
    らフレーム毎に且つライン単位で収集することを特徴と
    するデジタルデータを処理する装置。
  5. 【請求項５】 請求項１叉は請求項２に記載の装置であ
    って前記デジタルデータがビデオ信号を表すような装置
    において、前記メモリは第１及び第２の副メモリを有
    し、これら副メモリの各々は前記ビデオ信号の１フレー
    ム分に等しい量のデータを記憶するのに適しており、前
    記制御手段は、（イ）入力されるデジタルデータの最初
    のフレームを副メモリに書き込み、その際上記フレーム
    の各ラインは前記検出手段により信頼性があると判定さ
    れたものであり、（ロ）前記メモリに一つのフレームを
    書き込んだ後に、前記副メモリにおける対応するライン
    により各ラインが構成されている出力フレームを決定
    し、その際上記各ラインは前記検出手段により信頼性が
    あると判定されたものであり、（ハ）前記メモリから前
    記出力フレームを周期的に読み出し、（ニ）入力される
    デジタルデータの次のフレームを、このフレームの各ラ
    インを前記副メモリの前記出力フレームの一部を構成し
    ない対応するラインにその都度書き込むことによって、
    前記メモリに周期的に書き込む、ように構成されている
    ことを特徴とするデジタルデータを処理する装置。
  6. 【請求項６】 請求項５に記載の装置において、前記制
    御手段は前記出力フレームの各ラインをライン毎の制御
    ビットを用いて示すことを特徴とするデジタルデータを
    処理する装置。
  7. 【請求項７】 請求項１ないし請求項６の何れか一項に
    記載の装置において、前記メモリが並列に接続された２
    個の標準１メガビットＳＲＡＭを有していることを特徴
    とするデジタルデータを処理する装置。
  8. 【請求項８】 ビデオ入力端子と、ビデオ出力端子と、
    ビデオプロセッサと、ＤＣＴ回路と、可変長エンコーダ
    ／デコーダ回路と、変調器／復調器回路と、少なくとも
    １個の読取／書込ヘッドと、請求項１ないし請求項５の
    何れか一項に記載の装置とを有してなるデジタルビデオ
    システム。
JP4360917A 1992-01-07 1992-12-29 デジタルデータを処理する装置及びそのような装置を有するデジタルビデオシステム Pending JPH05274818A (ja)

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