KR100264505B1

KR100264505B1 - 디지탈 데이타 처리장치

Info

Publication number: KR100264505B1
Application number: KR1019930027590A
Authority: KR
Inventors: 요한네스 마리아 데니센 아드리아노스; 안토니우스 마리아 쯔반스 베르나르두스
Original assignee: 요트.게.아. 롤페즈; 코닌클리케 필립스 일렉트로닉스 엔.브이.
Priority date: 1992-01-07
Filing date: 1992-12-30
Publication date: 2000-09-01
Also published as: KR950017005A; DE69223602T2; EP0553515A2; US5659556A; MY109399A; EP0553515B1; JPH05274818A; DE69223602D1; ATE161377T1; TW226061B; ES2112881T3; EP0553515A3; KR100213749B1; KR930017342A

Abstract

디지탈 데이타 처리를 위한 장치가, 메모리와, 에러 검출 수단과, 데이타에서 검출된 에러에 근거하여 메모리에의 데이타의 기록을 위한 어드레스를 선택하고 메모리부터 데이타의 판독을 위한 또다른 어드레스를 선택하는 제어 수단으로 구성된다. 따라서, 신뢰가능한 데이타만이 판독되어, 데이타내의 에러 존재에도 불구하고 고화질이 디지탈 비디오 시스템에서 얻어진다.

Description

디지탈 데이타 처리장치

제1도는 본 발명에 따른 디지탈 비디오 시스템을 도시하는 도면.

제2도는 본 발명에 따른 장치를 도시하는 도면.

제3도는 본 발명에 따른 장치의 동작을 설명하는 도면.

* 도면의 주요부분에 대한 부호의 설명

1.1 : 비디오 입력 1.3 : 오디오 입력

1.5 : 비디오 프로세서 1.7 : 메모리

1.10 : 엔코더 디코더 회로 1.16 : 아날로그 디지탈 컨버터

1.18 : erco 회로 1.19 : 제어 수단

본 발명은 디지탈 데이타에서 에러를 검출하는 검출 수단과 메모리로 구성되는, 디지탈 데이타를 처리하는 장치에 관한 것이고, 또한 적어도 하나의 판독/기록 헤드, 변조기 복조기 회로, 가변 길이 엔코더 디코더 회로, DCT 회로, 비디오 프로세서, 비디오 출력단, 비디오 입력단, 및 하나의 장치로 구성되는 디지탈 비디오 시스템에 관한 것이다.

전술한 종류의 장치 및 디지탈 비디오 시스템은 유럽 공개특허공보 제398651 A2호로부터 공지되어 있고, 상기 공보에는 디지탈 데이타를 메모리에 기록하는 장치로서, 메모리에 디지탈 데이타를 기록한 후에 에러 수정 및 검출 회로에 의해서 가능하다면 에러들이 수정되고 상기 메모리에 저장된 데이타가 판독되는지의 여부에 따라 검출 신호가 프레임 메모리에 공급되도록 하는 상기 장치에 대해 기술되어 있다. 프레임 메모리에서의 기록 동작은 프레임당 검출된 에러의 수가 주어진 임계값을 초과할 때 인터럽트된다. 그 다음에 그 동일한 데이타가 프레임 메모리로부터 다시 판독된다. 상기와 같은 장치의 결점은, 상기 데이타가 하나의 메모리로부터 다른 메모리로 전송되는데 수많은 어드레싱 동작을 필요로 하며 상기 메모리들이 IC 상에의 장치의 집적을 저해하는 다수의 접속 핀들을 포함하고 있다는 사실에 있다. 상기 특허출원공보에 기술된 장치의 또하나의 실시예에서는, 데이타가 직병렬 컨버터를 통해 프레임 메모리에 인가되고, 과도한 수의 에러가 검출되었을 때 프레임 메모리에서의 기록 동작이 다시 인터럽트된다. 따라서 거기에 사용되는 회로는 매우 복잡하다.

따라서, 본 발명의 목적은 상기의 결점들을 갖지 않고 더 간단한 구조를 갖는 디지탈 데이타를 처리하는 장치를 제공하는데 있다. 이것을 달성하기 위하여, 본 발명에 따른 장치는 또한 검출 수단에 의해 검출된 에러들을 따라 메모리내의 선택된 어드레스들에서의 인입 디지탈 데이타를 기록하고 또다른 선택된 어드레스들에서 메모리로부터 신뢰성 있는 디지탈 데이타를 독출하는 제어 수단을 포함하고 있다는 점에서 특징이 있다. 따라서 하나의 메모리로 충분하다. 상기 장치는 검출 수단에 의해 신뢰성 있다고 여겨지는 데이타(예를 들어, 에러 정정 코드에 의해 정정된 데이타 또는 주어진 임계값 아래의 수많은 에러들을 포함하는 데이타)만을 전달한다.

본 발명에 따른 장치의 한 실시예는, 제어 수단이 판독된 마지막 신뢰가능한 데이타가 기억되지 않는 메모리의 어드레스들에서 인입 데이타를 기록하는 것을 특징으로 한다. 그 결과, 메모리는 어떤 순간에서 적당한 양의 신뢰가능한 데이타를 포함하게 된다.

본 발명에 따른 또다른 실시예에 있어서, 디지탈 데이타는 에러 정정 코드를 갖는 비디오 신호를 포함하고, 메모리는 제1 및 제2서브메모리를 포함하고, 상기 서브 메모리 각각은 비디오 신호의 한 개 프레임과 같은 양의 데이타를 기억하는데 적당하며, 제어 수단은 판독된 마지막 프레임을 나타내는 데이타가 기억되지 않는 어드레스에서 데이타를 기록함으로써 서브메모리들 중에 프레임당 라인 단위로 인입 데이타를 분배하는 것을 특징으로 한다. 따라서, 메모리는 항상 신뢰가능한 데이타로 구성되는 라인들의 프레임을 기억하게 된다. 물론 두개의 서브메모리내의 어드레스들의 선택은 또한 동시에 여러 라인들에 기초하여 실행될 수 있음을 유의한다.

본 발명에 따른 장치의 또다른 실시예에 있어서는, 제어 수단은 기록된 마지막 신뢰가능한 데이타가 기억되는 어드레스들에서의 데이타를 판독함으로써 서브메모리들중의 하나로부터 프레임당 라인 단위로 출력 데이타를 추출하는 것을 특징으로 한다. 따라서 상기 장치는 신뢰가능한 데이타를 포함하는 라인으로 구성된 비디오 신호의 프레임을 공급한다. 따라서, 인입 비디오 신호가 에러를 포함하는 경우에도 적합한 화질이 이렇게 확립된다.

본 발명에 따른 장치의 다른 실시예에 있어서, 메모리는 두개 병렬 접속된 표준 1 메가비트 SRAM을 포함하는 것을 특징으로 한다. 이것의 구현은 간단하면서 경제적이다.

제1도는 본 발명에 따른 장치의 사용에 알맞는 디지탈 비디오 시스템을 도시한다. 이런 종류의 시스템은 기록 모드에서 비디오 프로세서(1.5)에 디지탈 비디오 데이타의 공급하기 위한 비디오 입력(1.1)을 포함한다. 비디오 데이타는 예를 들어 약 420,000개의 픽셀을 각각 포함하는 초당 25개의 화상(50개의 필드)들을 발생하는 CCD 카메라 등의 디지탈 화상 픽업 유닛으로부터 생긴다. 비디오 프로세서(1.5)에서, 매번 표시되는 2개의 펄드는 예를 들어 5메가비트 DRAM인 메모리(1.7)에 기억된 한 개의 프레임을 형성하기 위해 결합된다. 픽셀당 비디오 데이타는 보다 저질의 래스터에 8비트의 휘도 정보(따라서 256개의 그레이(grey) 값을 나타내는데 적합하다) 및 색조 정보, 예컨대 두개의 8비트 값에 의해 결정되는 2×2 픽셀의 블럭마다 한 개의 색조 값을 포함한다. 비디오 프로세서(1.5)에서는 휘도 DCT 블럭과 색조 DCT 블럭으로서 구별되는 소위 DCT 블럭인, 8×8 바이트(1바이트=8비트)의 블럭이 또한 형성된다. 4개 휘도 DCT 블록(각각 8×8 픽셀들에 연관됨)과 그것들의 두개의 연관된 색도 DCT 블럭은 서로 함께 소위 DCT 유닛을 형성한다. 비디오 프로세서(1.5)의 샤플(shuffle)에 의해 결정되는 매번 5개의 DCT 유닛은 소위 세그먼트를 형성한다. 상기 샤플은 평균화 효과를 갖고, 이것은 이어서 실행되는 데이타 감소에 대해 이점이 된다. 각각의 DCT 블럭은 공지의 DCT(Discrete Cosine Transformation)(및 역 DCT) 회로(1.9)에서 변형된다. 그 다음으로, 세그먼트당(즉, 30 DCT 블럭당) 데이타 감소가 공지의 가변 길이 엔코더 디코더 회로(1.10)에서 실행된다. 예를 들어 각 세그먼트의 30*64*8 = 15,360 비트는 양자화 및 가변 길이 엔코딩 등의 공지의 기술을 사용하여 3072비트로 감소된다. 필요한 경우 다양한 방식으로 병렬로 양자화의 실행이 가능하며, 매회 최적의 방식이 선택된다.

그러나 시스템은 또한 기록 모드에서 오디오 프로세서(1.6)에 디지탈 오디오 데이타를 공급하기 위한 오디오 입력(1.3)을 포함한다. 상기 오디오 데이타는 예를 들어 256Kbit SRAM 등의 메모리(1.8)에 오디오 프로세서가 연결되는 아날로그 디지탈 컨버터(1.16)를 통해 디지탈 데이타를 오디오 프로세서(1.6)에 공급하는 하나 이상의 마이크로폰으로부터 생긴다. 일반적으로 말해서, 오디오 데이타는 비디오 데이타보다 훨씬 적어서 데이타 감소가 오디오 데이타에 대해서는 필요하지 않게 된다.

회로(1.10)의 감소된 비디오 데이타 및 프로세서(1.6)(블럭이 또한 형성됨)의 오디오 데이타는, 메모리(1.12), 에러 정정 엔코더 디코더 회로(1.18)(이하에서는 간명하게 erco 회로로 언급한다), 제어수단(1.19)을 포함하는 장치(제2도 참조, 1.11)에 인가된다. 기록 모드에서, 상기 데이타에는 erco 회로(1.18)에서 공지의 에러 정정 코드인 예를 들어 Reed-Solomon 생성 코드가 제공된다. 그러한 코드는 미국 특허 공보 제4,802,173호에 개시되어 있다. 디지탈 데이타의 열에서, 데이타 워드가 형성되고, (기록 모드에서) 기억 매체상에 코드 워드로서 기억되도록 에러 정정 코드와 일치하게 각각의 데이타 워드가 엔코딩된다. (재생 모드에서) 코드 워드가 기억 매체로부터의 획득 이후 어떤 종류의 손상이나 방해로 인해서도 더 이상 원코드 워드에 완전히 대응되지 않는 경우에 에러 정정 코드는 디코딩 동안에 에러 정정을 가능하게 한다. 에러 정정 코드에 의해 보호될 다수의 바이트(또는 다른 데이타 심볼)는 장방형 어레이로 배열되고, 그 이후에 소위 패리티 심볼은 관련 코드의 형식에 일치하게 각각의 수평 로우(row)와 각각의 수직 칼럼(즉, 각각의 수평 및 수직 데이타 워드)에 할당된다. 첨가된 패리티 심볼을 갖는 데이타 워드는 코드 워드로 언급된다. 패리티 심볼은 용장성 정보를 나타내고 기억 매체의 손상으로 인해 또는 데이타의 전송 동안에 일어나는 바이트의 어레이에서 에러의 정정을 가능하게 한다. 이러한 코드의 생성과 동작은 예를 들어 Richard E. Blahut에 의한 “Theory and practice of error control codes”, 1983년. Addison-Wesley Publ. Comp. Inc. 및 N. Glover와 T. Dudley에 의한 “Practical error correction design for engineers”, 1982년, Data Systems Technology Corp., Broomfield Colorado에 개시되어 있다.

프레임당 휘도 DCT 블럭의 수는 720/8*576/8 = 6480에 이른다. 프레임당 3240개 색조 DCT 블럭이 있다. 따라서, 프레임당 324개 세그먼트 또는 1620개 DCT 유닛이 있다. 50㎐의 필드 주파수에 대해, 프레임이 12개의 소위 트랙으로 세분된다.(60㎐의 주파수의 경우에, 프레임은 10개 트랙으로 세분된다). 데이타 심볼과 패리티 심볼 이외에도, 상기와 같은 트랙은 특히 확인 정보 및 동기 정보를 포함한다. 트랙의 데이타 심볼과 패리티 심볼은 이하에서는 RS 비디오 블럭으로 언급한다. 따라서, RS 비디오 블럭마다 27개의 세그먼트가 존재한다. RS 비디오 블럭 내의 3072비트(=384 바이트)의 각 세그먼트는 라인당 1바이트의 보조 데이타(AUX), 예를 들어 경과 시간 또는 프레임 번호에 관한 데이타를 포함하여 128바이트의 3개의 라인으로 구성된다. 따라서 RS 비디오 블럭은 81개 수평 데이타 워드 및 128개 수직 데이타 워드를 형성하는 128바이트의 81개 라인으로 구성된다. 각각의 RS 블럭에 대해, erco 회로(1.18)에서 구성 데이타 심볼과 연관된 패리티 심볼은 부가되도록 Reed-Solomon 생성 코드에 따라 결정된다. 예를 들어, 먼저 외부 코드가 수직 데이타 워드에 인가될 수 있고, 이어서 내부 코드가 수평 데이타 워드에 인가될 수 있다. 그러한 Reed-Solomon 코드에 대한 표준 표시는 RS(K+P, K, P+1)이고, 여기서 K는 보호될 코드의 데이타 심볼의 수이고, P는 패리티 심볼의 수이다. 외부 코드에 대해서는, 원시 다항식 (X⁸+X⁴+X³+X²+1)로부터 도출되는 GF(256)에 대한 RS(88, 81, 8) 코드가 이용될 수 있다. 내부 코드에 대해서는, 원시 다항식 X⁸+X⁴+X³+X²+1로부터 도출되는 GF(256)에 대한 RS(136, 128, 9) 코드가 이용될 수 있다. 기록 모드에서의 엔코딩과 재생 모드에서의 디코딩을 위해서는, 디지탈 데이타를 임시로 메모리(1.12)내에 기억시키는 것이 필요하다. 이것은 다음과 같이 구현된다. 가변 길이 엔코더 디코더 회로(1.10)는 제어 수단(1.19)의 제어하에서 메모리(1.12)내에 로우 단위로 기록되는 회로(1.11)에 엔코딩되지 않은 비디오 데이타를 인가한다. 데이타가 기록되는 어드레스는 하기에서 기술되는 바와 같이 마지막 신뢰가능한 프레임이 기억된 위치에 의존한다. RS 비디오 블럭마다, 128바이트의 81개 수평 데이타 워드와 81바이트의 128개 수직 데이타 워드를 형성하는 81개 로우와 128개 칼럼의 바이트가 존재한다. erco 회로(1.18)는 메모리내에 기록되는 외부 코드의 연관된 패리티 심볼을 수직 데이타 워드에 제공한다. 이어서, 메모리(1.12)의 쇼평 데이타 워드에는 내부 코드에 일치하게 패리티 심볼이 제공된다. 그 다음으로, 외부 코드의 앞서 결정된 수직 패리티 심볼은 또한 수평 데이타 워드를 형성한다. 비디오 데이타의 처리에 대해 교번적으로, 오디오 데이타가 또한 처리되고(예를 들어 다중화 방식으로), 이 오디오 데이타는 예를 들어 내부 코드에 따라 배타적으로 엔코딩될 수 있다. 이와 같이 기록 모드에서 엔코딩된 데이타(코드 워드)는 데이타를 두개의 판독/기록 헤드(1.14와 1.15)에 공급하기 위해 변조하는 공지의 변조기 복조기 회로(1.13)에 인가되고, 따라서 데이타는 예를 들어 자기 테이프 등의 기억 매체상에서 기록될 수 있다.

비디오 신호 및 오디오 신호의 재구성을 위해, 두개의 판독/기록 헤드(1.14와 1.15)는 기억 매체상에 기억된 코드 워드를 판독하고 상기 코드 워드를 변조기/복조기 회로(1.13)에 인가하고, 그 후 가능하다면 복조된 데이타는 Reed-Solomon 생성 코드에 따라 부가된 패리티 심볼에 의해 erco 회로(1.18)에 의해서 회로(1.11)에서 수정된다. 먼저, 내부 코드(수평 비디오 및 오디오 코드 워드에 인가된다)가 디코딩되고, 그 후 정정된 데이타는 오디오 프로세서(1.6)에 인가되도록 오디오 데이타 및 외부 코드에 일치하게 연속해서 디코딩되는 비디오 데이타로 분리되고, 그 후 가변 길이 엔코더 디코더 회로(1.10)에 인가된다. 디지탈/아날로그 컨버터(1.17)를 통해 오디오 프로세서(1.6)는 오디오 출력(1.4)에 오디오 데이타를 인가한다. 가변 길이 엔코더 디코더 회로(1.10)는 가변 길이 코드를 디코딩하고 세그먼트당 15,360비트까지 얻어진 데이타의 양을 보충한다. 그리고 상기 데이타는 역 DCT(Discrete Cosine Transformation)가 일어나는 DCT 회로(1.9)로 인가된다. 이렇게 생성된 데이타는 그에 적합한 데이타를 제공하고 그것을 비디오 출력(1.2)에 인가하는 비디오 프로세서(1.5)에 인가된다.

데이타에서 검출된 에러의 수가 재생 모드에서 에러 정정 코드에 의해 정정 될 수 있는 수를 초과할 때 은닉(concealment) 처리가 다음과 같이 행해진다. 주어진 양의 데이타에 대해(예를 들어, 프레임당, 또는 트랙당, 또는 세그먼트당, 또는 라인당), erco 회로(1.18)는 상기 데이타가 신뢰가능한지 아닌지의 여부를 검출한다. 신뢰가능하지 않은 데이타의 부분은 이전의 신뢰가능한 데이타로 대체된다. 이 때문에, 같은 어드레스 제어를 갖고 병렬로 연결된 예를 들어 두개의 표준 1메가비트 SRAM에 의해 형성된 2메가비트 메모리가 유리하게 사용된다. erco 회로(1.18)에 의해 검출된 에러에 의존하여 선택된 어드레스에서 메모리에 인입 디지탈 데이타를 기록함으로써 그리고 메모리의 또다른 선택된 어드레스로부터 출력 디지탈 데이타를 판독함으로써, 제어 수단(1.19)은 신뢰가능하도록 여겨지는 마지막 프레임으로서 가변 길이 엔코더 디코더 회로(1.10)에 인가된 데이타가 erco 회로(1.18)에 의해 신뢰가능하게 여겨진 더 많은 최근 데이타가 저장될 때까지 메모리에 저장되고, 신뢰가능한 데이타만이 전송되도록 한다. 이것은 제3도에 도시되어 있다. 메모리(1.12)는 두개의 부분으로 구성되는데, 각각은 한 개 프레임의 비디오 신호와 같은 양의 데이타를 기억하도록 동작한다. 제어 비트 C(은닉이 일어나는 것에 기초하여 데이타 유닛에 따라 세그먼트당 또는 라인당)는 마지막 신뢰가능한 프레임을 나타내는 데이타가 메모리(1.12)의 두 개의 반쪽 사이에서 어떻게 분배되는지를 기억한다. 기록 모드에서, 두개의 서브메모리중 하나는 비디오 데이타의 임시 기억을 위해서는 충분하다. 그런 경우에 제어 비트 C가 분배될 수 있다. 재생 모드에 있어서, 이전 프레임(즉, 등급 숫자 N-2를 갖는 프레임)이 과도한 수의 에러를 포함하지 않았다면 등급 숫자 N-1을 갖는 전체 프레임은 메모리의 좌측 반쪽에 기록되고, erco 회로(1.18)에 의해 신뢰 가능하다고 여겨지며, 가변 길이 엔코더 디코더 회로(1.10)(단순 명료화를 위해 이하에서는 VLCD로 언급한다)에 출력 프레임으로서 공급하기에 적합하다(제3(a)도 참조). 프레임 N-1의 기록 이전에 제어 비트 C는 시종일관 값 1을 가졌다. 단순화를 위해, 다른 데이타 유닛이 동등하게 제대로 구현될 수 있을지라도, 하기에서는 라인 단위의 은닉이 가정된다. 프레임 N-1은 예를 들어 erco 회로(1.18)에 의해 정정될 수는 없지만 검출될 수 있는 주버스트(major burst) 에러를 포함한다. 그리고 제어 비트 C는 신뢰가능한 모든 라인에 대해 값 0으로 반전(invert)된다. 상기 버스트를 포함하는 신뢰할 수 없는 라인은 값 1을 갖는 제어 비트 C를 유지한다. 다음으로 제어 비트 C에 근거하여, 제어 수단(1.19)은 VLCD로의 공급을 위해 메모리로부터 그 다음 데이타를 판독한다. 즉, 값 0을 갖는 제어 비트에 대해, 상기 제어 수단은 좌측 메모리부로부터 라인을 판독하고, 값 1을 갖는 제어 비트에 대해서는, 메모리의 우측부로부터 라인을 판독한다. 실제로는, 프레임 N-1의 데이타의 손상된 부분은 프레임 N-2의 이전의 신뢰가능한 대응되는 데이타로 대체된다. 그 다음, 이전 출력 프레임으로서 VLCD에 인가되지 않은 데이타를 기억하는 메모리(1.12)의 위치에서 제어 수단(1.19)의 제어하에, 그 뒤의 프레임 N(제3(b)도 참조)이 기록되고, 따라서 값 0을 갖는 제어 비트의 경우에 우측 메모리부로부터의 라인이 관계되고, 값 1을 갖는 제어 비트의 경우에 좌측 메모리부로부터의 라인이 관계된다. 이어서, erco 회로(1.18)는 또다시 프레임 N이 수정가능하지 않는 에러를 포함하는지의 여부를 검출한다. 신뢰할 수 없게 보이는 라인과 관련된 제어 비트를 제외하고, 모든 제어 비트 C는 또다시 반전된다. 제어 수단(1.19)은 VLCD로의 공급을 위해 제어 비트에 의해 나타내어지는 데이타를 또다시 판독한다. 즉, 제어 비트 0에 대해서는 좌측 반쪽 메모리로부터의 라인이 관계되고, 제어 비트 1에 대해서는 우측으로부터의 라인이 관련된다. 제3(c)도는 이런 과정의 다음 단계를 도시한다. 즉, 프레임 N+1은 정정할 수 없는 에러를 포함하지 않고, 도시된 바와 같은 제어 수단에 의해 결정된 어드레스에서 메모리에 기록된다.

따라서, 제어 수단은 상기 erco 회로에 의해 검출된 정정할 수 없는 에러(선행의 프레임에서)에 근거하여 인입 디지탈 데이타의 기록을 위한 적합한 어드레스를 선택한다. 또한, 제어 수단은 erco 회로에 의해 검출된 정정할 수 없는 에러(현재 프레임에서)에 다시 근거하여 출력 디지탈 데이타를 판독하기 위한 또다른 적합한 어드레스를 선택한다. 기억 매체로부터 발원하는 데이타는 먼저 수평 에러 디코더(내부 코드)에 의해 처리된다. 내부 RAM에서 라인이 정정되었는지의 여부가 각 라인에 대해 기억된다. 관련 제어 비트 C에 의존하여, 데이타는 메모리(1.12)에 기억된다. RS 비디오 블럭마다, 상기 데이타는 수직 에러 디코더(외부 코드)에 의해 연속하여 처리되고, 수직 코드 워드는 제어 수단의 제어하에 그리고 관련 제어 비트에 의존하여 판독된다. 그 다음으로, erco 회로(1.18)는 RS 비디오 블럭의 데이타가 신뢰가능한지의 여부를 결정할 수 있다. 이런 점에서 다음의 경우는 구별될 수 있다. 상기 데이타는 완전히 정정되고나서 모든 관련 제어 비트가 반전된다. 만약 외부 디코더가 데이타를 정정하지 못했다면, 너무 많은 삭제가 있었던 때문으로, 그 후에 수평 디코더에 의해 정정되었던 라인의 제어 비트가 반전된다(내부 RAM에 지적된 바와 같이), 또한, 삭제 정정은 너무 많은 잘못된 정정이 내부 디코더에 의해 이루어진 것을 나타내고, 그 잘못된 정정은 수직 디코더에 의해 검출될 수 있지만 정정은 안되고, 그 후에 관련 제어 비트는 전체 RS 비디오 블럭(전체 RS 비디오 블럭의 은닉)에 대해 동일하게 유지된다.

또한 본 발명은 소위 트릭 모드(슬로우 모션, 화상 탐색 등)을 위한 장점을 제공한다. 슬로우 모션 모드에서는, RS 비디오 블록의 데이타는 버스트중에 기억매체로부터 도달된다. 예를 들어, 슬로우 모션이 감속 요소(3)를 갖는 경우, 상기 데이타는 3개의 버스트(burst)로 입력되고, 따라서 전체 프레임은 3개의 정상적인 프레임 주기 이후에만 어셈블된다. 이러한 세 프레임 주기 동안에, 선행 프레임의 신뢰가능한 데이타는 계속적으로 VLCD에 인가된다. 실질적으로 완전히 새로운 프레임이 메모리에서 어셈블되었을 때(분명히, 이전 프레임의 신뢰가능한 데이타가 나타나지 않는 위치에서 또다시), 제어 비트 C는 상술한 바와 같이 또다시 적합하게 된다. erco 회로(1.18)에 의한 디코딩이 RS 비디오 블럭마다 실행될 수 있기 때문에 이것은 시간을 소비하는 처리가 아니다. 이어서, 제어 비트 C에 의해 메모리에 지시되고 erco 회로에 의해 신뢰가능하다고 여겨지는 데이타는 그 다음 세 개의 프레임 주기 동안에 판독되고 VLCL에 인가된다. 이렇게 하여 고화질의 슬로우 모션이 얻어진다. 화상 서치 동안에는 고정된 값이 제어 비트 C에 할당되는데, 그 이유는 외부 정정이 불가능하기 때문이다(완전한 RS 비디오 블럭이 도달되지 않는다).

Claims

제1시퀀스의 기록 데이타 프레임들을 처리하는 장치로서, 각각의 프레임은 복수의 디지탈 데이타 항목들의 균일한 구성을 가지며, 연속 프레임들중 상기 구성에서의 대응하는 위치들의 데이타 항목들은 제2시퀀스의 데이타 항목들의 일부를 구성하여, 각각의 제2시퀀스는 각각의 프레임에서 하나의 디지탈 데이타 항목을 갖고, 한 프레임에는 데이타 항목들과 같은 수의 제2시퀀스들이 존재하며, 상기 장치는 상기 제1시퀀스의 프레임들을 수신하기 위한 수신 수단(1.1, 1.3)과, 각각의 위치들에서 상기 프레임들중 2개를 저장할 수 있는 메모리 수단(1.12)으로서, 각각의 위치는 각각의 제2시퀀스의 한 항목을 위한 하나의 서브어드레스를 갖는, 상기 메모리 수단(1.12)과, 상기 저장된 데이타내의 에러들을 검출하고 그에 따라 에러 정정 수단을 제어하는 에러 검출 수단을 포함하고, 상기 에러 검출 수단(1.18)은 에러들이 소정의 임계값을 초과하는 고 에러 항목들, 및 에러들이 상기 소정의 임계값 이하인 저 에러 항목들을 식별하도록 배열되며, 상기 장치는 또한, 상기 에러 검출 수단에 접속되고, 상기 메모리 수단을 판독하고 상기 제2시퀀스의 항목들 각각에 대해 하나의 항목을 포함하는 판독 프레임을 출력하는 판독 제어 수단(1.19)으로서, 상기 판독 프레임에 포함되도록 각각의 제2시퀀스의 항목들에서의 가장 최근에 저장된 저 에러 항목에 응답하여 동작하는, 상기 판독 제어 수단(1.19)과, 상기 에러 검출 수단에 접속되고, 각각의 제2시퀀스들의 데이타 항목들에서의 가장 최근에 저장된 저 에러 항목들에 응답하여 동작하면서 상기 메모리 수단내에 기록 프레임을 기록하고, 동일한 제2시퀀스의 항목들에 속하는 대안적인 서브어드레스내에 데이타 항목을 기록하는 기록 제어 수단(1.19)을 더 포함하는 것을 특징으로 하는 장치.
제1항에 있어서, 상기 디지탈 데이타는 비디오 신호를 나타내고, 상기 메모리는 상기 비디오 신호의 한 프레임과 같은 데이타량을 저장하는데 각각 적합한 제1 및 제2서브메모리를 포함하며, 상기 제어 수단은 마지막 프레임 판독을 나타내는 데이타가 저장되지 않은 어드레스들에서 데이타를 기록함으로써 상기 서브메모리들중에 프레임당 라인 단위로 인입 데이타를 배분하는 것을 특징으로 하는 장치.
제2항에 있어서, 상기 제어 수단은 기록된 마지막 신뢰가능한 데이타가 저장되는 어드레스들에서 데이타를 판독함으로써 상기 서브메모리들중 하나로부터 프레임당 라인 단위로 출력 데이타를 모으는 것을 특징으로 하는 장치.
제1항 내지 제3항중 어느 한 항에 있어서, 상기 디지탈 데이타는 비디오 신호를 나타내고, 상기 메모리는 상기 비디오 신호의 한 프레임과 같은 데이타량을 저장하는데 각각 적합한 제1 및 제2서브메모리를 포함하며, 상기 제어 수단은 인입 데이타의 제1프레임을 서브메모리에 기록하는 단계로서, 상기 프레임의 구성 라인들이 상기 검출 수단에 의해 신뢰 가능한 것으로서 자격을 얻는, 상기 기록 단계와, 메모리내에의 프레임의 기록 이후에, 상기 검출 수단에 의해 신뢰 가능한 것으로서 자격을 얻은 구성 라인들이 상기 서브메모리들에서의 대응하는 라인들중 매번 한 라인에 의해 형성되는 출력 프레임을 결정하는 단계와, 상기 메모리로부터 상기 출력 프레임을 주기적으로 판독해내는 단계와, 상기 서브메모리들에서의 대응하는 라인들중 한 라인, 즉 매번 서브메모리의 대응하는 라인이 출력 프레임의 일부를 형성하지 않는 한 라인에 상기 프레임의 구성 라인들 각각을 기록함으로써 상기 메모리 내에 인입 데이타의 다음 프레임을 주기적으로 기록하는 단계에 적합한 것을 특징으로 하는 장치.
제1항 내지 제3항중 어느 한 항에 있어서, 디지탈 비디오 데이타를 처리하기 위한 장치로서, 비디오 입력과, 비디오 출력과, 비디오 처리기와, DCT 회로와, 가변 길이 엔코더 디코더 회로와, 변조기 복조기 회로와, 적어도 하나의 판독/기록 헤드를 포함하는 상기 장치.