JPH05274115A - 小型電子式計算機 - Google Patents
小型電子式計算機Info
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- JPH05274115A JPH05274115A JP4070877A JP7087792A JPH05274115A JP H05274115 A JPH05274115 A JP H05274115A JP 4070877 A JP4070877 A JP 4070877A JP 7087792 A JP7087792 A JP 7087792A JP H05274115 A JPH05274115 A JP H05274115A
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Abstract
(57)【要約】
【目的】本発明は、被演算式に応じたキー入力操作に伴
い演算結果を出力する小型電子式計算機において、入力
された被演算データの演算形態に制約を受けることな
く、演算速度の高速化を目的とする。 【構成】デュアルポートＲＡＭ２１に書込まれた演算数
ｘと被演算数ｙとを、ＲＯＭアドレス制御器２３からの
所定のＲＯＭアドレス指定データに応じてＲＯＭ２２か
ら出力されるＲＡＭアドレス指定データに応じて同時に
読出し、タイミング発生器２６からのラッチタイミング
信号Ｌに応じて第１及び第２ラッチ回路２７ａ，２７ｂ
に同時にラッチ保持させ、演算装置２５においてＲＯＭ
２２からの演算命令に応じた演算処理を図ると共に、そ
の演算結果データをＲＡＭ書込み制御回路２４から与え
られる書込みタイミング信号Ｗに応じて再び上記デュア
ルポートＲＡＭ２１に書込む構成とする。
い演算結果を出力する小型電子式計算機において、入力
された被演算データの演算形態に制約を受けることな
く、演算速度の高速化を目的とする。 【構成】デュアルポートＲＡＭ２１に書込まれた演算数
ｘと被演算数ｙとを、ＲＯＭアドレス制御器２３からの
所定のＲＯＭアドレス指定データに応じてＲＯＭ２２か
ら出力されるＲＡＭアドレス指定データに応じて同時に
読出し、タイミング発生器２６からのラッチタイミング
信号Ｌに応じて第１及び第２ラッチ回路２７ａ，２７ｂ
に同時にラッチ保持させ、演算装置２５においてＲＯＭ
２２からの演算命令に応じた演算処理を図ると共に、そ
の演算結果データをＲＡＭ書込み制御回路２４から与え
られる書込みタイミング信号Ｗに応じて再び上記デュア
ルポートＲＡＭ２１に書込む構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、電子式卓上計算機等、
被演算式に応じたキー入力操作に伴い演算結果を出力す
る小型電子式計算機に関する。
被演算式に応じたキー入力操作に伴い演算結果を出力す
る小型電子式計算機に関する。
【０００２】
【従来の技術】図３は１系統の演算データ取込み機能を
有する従来の小型電子式計算機の構成を示すブロック図
である。図４は上記１系統の演算データ取込み機能を有
する従来の小型電子式計算機の動作を示すタイミングチ
ャートである。
有する従来の小型電子式計算機の構成を示すブロック図
である。図４は上記１系統の演算データ取込み機能を有
する従来の小型電子式計算機の動作を示すタイミングチ
ャートである。
【０００３】すなわち、例えばｘ＋ｙ＝ｚなる演算を行
なう際に、図示しないキー入力装置により入力された演
算数ｘと被演算数ｙとが、それぞれＲＡＭ１１に予め書
込まれると共に、ＲＯＭ１２からの演算指定により演算
装置１３が加算機能にセットされた状態で、“＝”キー
が操作されると、まず、タイミング発生器１４からのタ
イミング信号ａ（Ｌ）に応じてＲＯＭ１２から第２ゲー
ト１５ｂを介してＲＡＭ１１の第２アドレスが指定さ
れ、上記演算数ｘが読出されタイミング信号ｃに応じて
第２ラッチ回路１６ｂに保持される。
なう際に、図示しないキー入力装置により入力された演
算数ｘと被演算数ｙとが、それぞれＲＡＭ１１に予め書
込まれると共に、ＲＯＭ１２からの演算指定により演算
装置１３が加算機能にセットされた状態で、“＝”キー
が操作されると、まず、タイミング発生器１４からのタ
イミング信号ａ（Ｌ）に応じてＲＯＭ１２から第２ゲー
ト１５ｂを介してＲＡＭ１１の第２アドレスが指定さ
れ、上記演算数ｘが読出されタイミング信号ｃに応じて
第２ラッチ回路１６ｂに保持される。
【０００４】続いて、タイミング信号ａ（Ｈ）に応じて
ＲＯＭ１２から第１ゲート回路１５ａを介してＲＡＭ１
１の第１アドレスが指定され、上記被演算数ｙが読出さ
れタイミング信号ｂに応じて第１ラッチ回路１６ａに保
持される。
ＲＯＭ１２から第１ゲート回路１５ａを介してＲＡＭ１
１の第１アドレスが指定され、上記被演算数ｙが読出さ
れタイミング信号ｂに応じて第１ラッチ回路１６ａに保
持される。
【０００５】ここで、上記各ラッチ回路１６ａ，１６ｂ
に保持された演算数ｘと被演算数ｙとの加算演算処理
が、演算装置１３において「Ａ＋Ｂ」として実行され、
その結果データｚは、ＲＯＭ１２からＲＡＭ書込み制御
回路１７を介して与えられる書込みタイミング信号ｄに
応じてＲＡＭ１１の第１アドレスに対し書込まれる。
に保持された演算数ｘと被演算数ｙとの加算演算処理
が、演算装置１３において「Ａ＋Ｂ」として実行され、
その結果データｚは、ＲＯＭ１２からＲＡＭ書込み制御
回路１７を介して与えられる書込みタイミング信号ｄに
応じてＲＡＭ１１の第１アドレスに対し書込まれる。
【０００６】この場合、図３における従来の小型電子式
計算機では、ＲＡＭ１１に対するアドレス指定手段を１
機能しか持たないため、演算数ｘの読出し保持、被演算
数ｙの読出し保持、そして、演算結果ｚの書込みに、３
サイクルのタイミングを要し、演算速度が低下する問題
がある。なお、上記ＲＯＭ１２からＲＡＭ１１に対する
アドレスデータは、ＲＯＭアドレス制御器１８からの制
御信号に基づき出力される。図５は上記１系統の演算デ
ータ取込み機能を有する従来の小型電子式計算機のＲＡ
Ｍ１１の構成を示す回路図である。
計算機では、ＲＡＭ１１に対するアドレス指定手段を１
機能しか持たないため、演算数ｘの読出し保持、被演算
数ｙの読出し保持、そして、演算結果ｚの書込みに、３
サイクルのタイミングを要し、演算速度が低下する問題
がある。なお、上記ＲＯＭ１２からＲＡＭ１１に対する
アドレスデータは、ＲＯＭアドレス制御器１８からの制
御信号に基づき出力される。図５は上記１系統の演算デ
ータ取込み機能を有する従来の小型電子式計算機のＲＡ
Ｍ１１の構成を示す回路図である。
【０００７】
【発明が解決しようとする課題】そこで、上記演算処理
に要するサイクル数を少なくする手段として、演算数ｘ
の格納ＲＡＭと被演算数ｙの格納ＲＡＭとを独立して設
け、その読込み処理を１回のタイミングで行なうことが
考えられる。図６は２系統の演算データ取込み機能を有
する従来の小型電子式計算機の構成を示すブロック図で
ある。図７は上記２系統の演算データ取込み機能を有す
る従来の小型電子式計算機の動作を示すタイミングチャ
ートである。
に要するサイクル数を少なくする手段として、演算数ｘ
の格納ＲＡＭと被演算数ｙの格納ＲＡＭとを独立して設
け、その読込み処理を１回のタイミングで行なうことが
考えられる。図６は２系統の演算データ取込み機能を有
する従来の小型電子式計算機の構成を示すブロック図で
ある。図７は上記２系統の演算データ取込み機能を有す
る従来の小型電子式計算機の動作を示すタイミングチャ
ートである。
【０００８】すなわち、図示しないキー入力装置により
入力された演算数ｘが第１ＲＡＭ１１ａに、被演算数ｙ
が第２ＲＡＭ１１ｂに予め書込まれると共に、ＲＯＭ１
２からの演算指定により演算装置１３が加算機能にセッ
トされた状態で、“＝”キーが操作されると、まず、タ
イミング発生器１４からのタイミング信号ａに応じて第
１ＲＡＭ１１ａに書込まれている演算数ｘ及び第２ＲＡ
Ｍ１１ｂに書込まれている被演算数ｙが共に読出され、
各対応するラッチ回路１６ａ，１６ｂに保持される。
入力された演算数ｘが第１ＲＡＭ１１ａに、被演算数ｙ
が第２ＲＡＭ１１ｂに予め書込まれると共に、ＲＯＭ１
２からの演算指定により演算装置１３が加算機能にセッ
トされた状態で、“＝”キーが操作されると、まず、タ
イミング発生器１４からのタイミング信号ａに応じて第
１ＲＡＭ１１ａに書込まれている演算数ｘ及び第２ＲＡ
Ｍ１１ｂに書込まれている被演算数ｙが共に読出され、
各対応するラッチ回路１６ａ，１６ｂに保持される。
【０００９】すると、上記各ラッチ回路１６ａ，１６ｂ
に保持された演算数ｘと被演算数ｙとの加算演算処理
が、演算装置１３において「Ａ＋Ｂ」として実行され、
その結果データｚは、ＲＯＭ１２からＲＡＭ書込み制御
回路１７を介して与えられる第１ＲＡＭ１１ａへの書込
みタイミング信号ｂに応じて該第１ＲＡＭ１１ａに対し
て書込まれる。
に保持された演算数ｘと被演算数ｙとの加算演算処理
が、演算装置１３において「Ａ＋Ｂ」として実行され、
その結果データｚは、ＲＯＭ１２からＲＡＭ書込み制御
回路１７を介して与えられる第１ＲＡＭ１１ａへの書込
みタイミング信号ｂに応じて該第１ＲＡＭ１１ａに対し
て書込まれる。
【００１０】この場合、図６における従来の小型電子式
計算機では、２つのＲＡＭ１１ａ，１１ｂに対する独立
したアドレス指定機能を有するため、演算数ｘ及び被演
算数ｙの読出し保持に１サイクル、演算結果ｚの書込み
に１サイクルとして、２サイクルのタイミングを要する
だけで済み、演算速度の向上が図れるものの、一方のＲ
ＡＭ１１ａまたは１１ｂに書込まれたデータ同士のみに
関して演算処理を実行できない問題がある。
計算機では、２つのＲＡＭ１１ａ，１１ｂに対する独立
したアドレス指定機能を有するため、演算数ｘ及び被演
算数ｙの読出し保持に１サイクル、演算結果ｚの書込み
に１サイクルとして、２サイクルのタイミングを要する
だけで済み、演算速度の向上が図れるものの、一方のＲ
ＡＭ１１ａまたは１１ｂに書込まれたデータ同士のみに
関して演算処理を実行できない問題がある。
【００１１】また、一方のＲＡＭ１１ａまたは１１ｂに
書込まれたデータ同士のみに関する演算処理を実行する
にしても、その演算数ｘと被演算数ｙとは、順次シリア
ルに２回のタイミングで読出す必要があり、結局、演算
結果が得られるまでには３サイクルを要し、ソフトウエ
ア設計上の制約ができる問題がある。
書込まれたデータ同士のみに関する演算処理を実行する
にしても、その演算数ｘと被演算数ｙとは、順次シリア
ルに２回のタイミングで読出す必要があり、結局、演算
結果が得られるまでには３サイクルを要し、ソフトウエ
ア設計上の制約ができる問題がある。
【００１２】本発明は上記課題に鑑みなされたもので、
入力された被演算データの演算形態に制約を受けること
なく、演算速度の高速化が可能になる小型電子式計算機
を提供することを目的とする。
入力された被演算データの演算形態に制約を受けること
なく、演算速度の高速化が可能になる小型電子式計算機
を提供することを目的とする。
【００１３】
【課題を解決するための手段】すなわち、本発明に係わ
る小型電子式計算機は、演算数及び被演算数を記憶し、
２つのデータが同時にアクセスされるデュアルポートＲ
ＡＭと、少なくとも上記デュアルポートＲＡＭに対する
第１及び第２のＲＡＭアドレス指定データと演算命令と
を含むマイクロインストラクションデータを記憶するＲ
ＯＭと、このＲＯＭに記憶されたマイクロインストラク
ションデータを所定の順序でアドレスするＲＯＭアドレ
ス制御手段と、このＲＯＭアドレス制御手段により上記
ＲＯＭから出力される第１及び第２のＲＡＭアドレスに
応じて上記デュアルポートＲＡＭから同時に読出された
２つのデータをラッチ保持する第１及び第２のラッチ手
段と、この第１及び第２のラッチ手段にラッチされた２
つのデータを上記ＲＯＭアドレス制御手段により上記Ｒ
ＯＭから出力される演算命令に応じて演算し、その演算
結果データを上記デュアルポートＲＡＭに対して出力す
る演算手段とを備えて構成したものである。
る小型電子式計算機は、演算数及び被演算数を記憶し、
２つのデータが同時にアクセスされるデュアルポートＲ
ＡＭと、少なくとも上記デュアルポートＲＡＭに対する
第１及び第２のＲＡＭアドレス指定データと演算命令と
を含むマイクロインストラクションデータを記憶するＲ
ＯＭと、このＲＯＭに記憶されたマイクロインストラク
ションデータを所定の順序でアドレスするＲＯＭアドレ
ス制御手段と、このＲＯＭアドレス制御手段により上記
ＲＯＭから出力される第１及び第２のＲＡＭアドレスに
応じて上記デュアルポートＲＡＭから同時に読出された
２つのデータをラッチ保持する第１及び第２のラッチ手
段と、この第１及び第２のラッチ手段にラッチされた２
つのデータを上記ＲＯＭアドレス制御手段により上記Ｒ
ＯＭから出力される演算命令に応じて演算し、その演算
結果データを上記デュアルポートＲＡＭに対して出力す
る演算手段とを備えて構成したものである。
【００１４】
【作用】つまり、演算数と被演算数とを上記デュアルポ
ートＲＡＭから同時に読出し上記演算手段にて演算処理
を図ることで、高速な２サイクル演算処理が行なえると
共に、１つのデュアルポートＲＡＭを任意アドレスして
読出されるデータを演算処理することで、被演算データ
の組合わせに制約を受けない演算処理が行なえるように
なる。
ートＲＡＭから同時に読出し上記演算手段にて演算処理
を図ることで、高速な２サイクル演算処理が行なえると
共に、１つのデュアルポートＲＡＭを任意アドレスして
読出されるデータを演算処理することで、被演算データ
の組合わせに制約を受けない演算処理が行なえるように
なる。
【００１５】
【実施例】以下図面により本発明の一実施例について説
明する。図１は小型電子式計算機の構成を示すもので、
この小型電子式計算機は、デュアルポートＲＡＭ２１を
備えている。
明する。図１は小型電子式計算機の構成を示すもので、
この小型電子式計算機は、デュアルポートＲＡＭ２１を
備えている。
【００１６】デュアルポートＲＡＭ２１は、図示しない
キー入力装置によりキー入力される演算数及び被演算数
を記憶し、２つのデータの同時アクセスが行なえるもの
で、このデュアルポートＲＡＭ２１に対するアドレス指
定データはＲＯＭ２２のアドレス１端子及びアドレス２
端子からマイクロインストラクションデータとして与え
られる。
キー入力装置によりキー入力される演算数及び被演算数
を記憶し、２つのデータの同時アクセスが行なえるもの
で、このデュアルポートＲＡＭ２１に対するアドレス指
定データはＲＯＭ２２のアドレス１端子及びアドレス２
端子からマイクロインストラクションデータとして与え
られる。
【００１７】ＲＯＭ２２は、少なくとも上記デュアルポ
ートＲＡＭ２１に対する第１及び第２のＲＡＭアドレス
指定データと演算命令とを含むマイクロインストラクシ
ョンデータを記憶するもので、このＲＯＭ２２に記憶さ
れたマイクロインストラクションデータは、ＲＯＭアド
レス制御手段２３により、例えば図示しないキー入力装
置における演算式のキー入力操作に応じて所定の順序で
アドレスされる。
ートＲＡＭ２１に対する第１及び第２のＲＡＭアドレス
指定データと演算命令とを含むマイクロインストラクシ
ョンデータを記憶するもので、このＲＯＭ２２に記憶さ
れたマイクロインストラクションデータは、ＲＯＭアド
レス制御手段２３により、例えば図示しないキー入力装
置における演算式のキー入力操作に応じて所定の順序で
アドレスされる。
【００１８】そして、上記ＲＯＭ２２からのデュアルポ
ートＲＡＭ２１に対する読出し／書込み制御信号Ｒ／Ｗ
は、ＲＡＭ書込み制御回路２４に出力され、書込み制御
時に対応して“Ｈ”レベルの書込み信号Ｗが供給され
る。
ートＲＡＭ２１に対する読出し／書込み制御信号Ｒ／Ｗ
は、ＲＡＭ書込み制御回路２４に出力され、書込み制御
時に対応して“Ｈ”レベルの書込み信号Ｗが供給され
る。
【００１９】この場合、上記ＲＯＭ２２からの第１及び
第２ＲＡＭアドレス指定データは、デュアルポートＲＡ
Ｍ２１の第１アドレス端子ＡＤ１及び第２アドレス端子
ＡＤ２に出力される。また、上記ＲＯＭ２２からのキー
入力演算子「＋，−，×，÷」に対応した演算指定信号
は、演算装置２５に出力される。
第２ＲＡＭアドレス指定データは、デュアルポートＲＡ
Ｍ２１の第１アドレス端子ＡＤ１及び第２アドレス端子
ＡＤ２に出力される。また、上記ＲＯＭ２２からのキー
入力演算子「＋，−，×，÷」に対応した演算指定信号
は、演算装置２５に出力される。
【００２０】一方、上記デュアルポートＲＡＭ２１のデ
ータ出力端子ＯＵＴ１，ＯＵＴ２から読出される被演算
データは、タイミング発生器２６からのタイミング信号
Ｌに応じて各対応する第１ラッチ回路２７ａ及び第２ラ
ッチ回路２７ｂにラッチ保持される。
ータ出力端子ＯＵＴ１，ＯＵＴ２から読出される被演算
データは、タイミング発生器２６からのタイミング信号
Ｌに応じて各対応する第１ラッチ回路２７ａ及び第２ラ
ッチ回路２７ｂにラッチ保持される。
【００２１】上記演算装置２５は、上記第１及び第２ラ
ッチ回路２７ａ，２７ｂにラッチされた２つのデータ
を、２つのポートＡ，Ｂから取込み、上記ＲＯＭ２２か
ら出力される演算命令に応じて演算処理するもので、こ
の演算装置２５における演算結果データは、上記デュア
ルポートＲＡＭ２１に対して出力され、上記ＲＡＭ書込
み制御回路２４から供給される書込み信号Ｗに応じてそ
のデータ入力端子ＩＮを介し上記ＲＯＭ２２からの指定
アドレス位置に書込まれる。
ッチ回路２７ａ，２７ｂにラッチされた２つのデータ
を、２つのポートＡ，Ｂから取込み、上記ＲＯＭ２２か
ら出力される演算命令に応じて演算処理するもので、こ
の演算装置２５における演算結果データは、上記デュア
ルポートＲＡＭ２１に対して出力され、上記ＲＡＭ書込
み制御回路２４から供給される書込み信号Ｗに応じてそ
のデータ入力端子ＩＮを介し上記ＲＯＭ２２からの指定
アドレス位置に書込まれる。
【００２２】なお、上記ＲＯＭアドレス制御器２３によ
るＲＯＭアドレス制御タイミング、及び上記ＲＡＭ書込
み制御回路２４によるＲＡＭ書込み制御タイミング、及
び上記第１，第２ラッチ回路２７ａ，２７ｂに対するデ
ータラッチタイミングは、何れもタイミング発生器２６
から発生されるタイミング信号に応じて設定される。
るＲＯＭアドレス制御タイミング、及び上記ＲＡＭ書込
み制御回路２４によるＲＡＭ書込み制御タイミング、及
び上記第１，第２ラッチ回路２７ａ，２７ｂに対するデ
ータラッチタイミングは、何れもタイミング発生器２６
から発生されるタイミング信号に応じて設定される。
【００２３】図２は上記小型電子式計算機のデュアルポ
ートＲＡＭ２１の構成を示すもので、この場合、２つの
データを保持したセルに対して同時にアドレス指定が行
なえ、被演算データの高速な読出しと共に、任意の読出
し手順が組めることになる。
ートＲＡＭ２１の構成を示すもので、この場合、２つの
データを保持したセルに対して同時にアドレス指定が行
なえ、被演算データの高速な読出しと共に、任意の読出
し手順が組めることになる。
【００２４】すなわち、上記構成による小型電子式計算
機において、例えばｘ＋ｙ＝ｚなる演算を行なう際に、
図示しないキー入力装置により入力された演算数ｘ及び
被演算数ｙがデュアルポートＲＡＭ２１に予め書込まれ
ると共に、ＲＯＭ２２からの演算指定により演算装置２
５が加算機能にセットされた状態で、“＝”キーが操作
されると、まず、ＲＯＭ２２のアドレス１端子及びアド
レス２端子からそれぞれ第１及び第２ＲＡＭアドレスが
出力され、タイミング発生器２６からのラッチタイミン
グ信号Ｌに応じてデュアルポートＲＡＭ２１に書込まれ
ている演算数ｘ及び被演算数ｙが共に読出され、各対応
するラッチ回路２７ａ，２７ｂに保持される。
機において、例えばｘ＋ｙ＝ｚなる演算を行なう際に、
図示しないキー入力装置により入力された演算数ｘ及び
被演算数ｙがデュアルポートＲＡＭ２１に予め書込まれ
ると共に、ＲＯＭ２２からの演算指定により演算装置２
５が加算機能にセットされた状態で、“＝”キーが操作
されると、まず、ＲＯＭ２２のアドレス１端子及びアド
レス２端子からそれぞれ第１及び第２ＲＡＭアドレスが
出力され、タイミング発生器２６からのラッチタイミン
グ信号Ｌに応じてデュアルポートＲＡＭ２１に書込まれ
ている演算数ｘ及び被演算数ｙが共に読出され、各対応
するラッチ回路２７ａ，２７ｂに保持される。
【００２５】すると、上記各ラッチ回路２７ａ，２７ｂ
に保持された演算数ｘと被演算数ｙとの加算演算処理
が、演算装置２５において「Ａ＋Ｂ」として実行され、
その結果データｚは、ＲＯＭ２２からＲＡＭ書込み制御
回路２４を介して与えられるデュアルポートＲＡＭ２１
への書込みタイミング信号Ｗに応じて該デュアルポート
ＲＡＭ２１に対して書込まれる。
に保持された演算数ｘと被演算数ｙとの加算演算処理
が、演算装置２５において「Ａ＋Ｂ」として実行され、
その結果データｚは、ＲＯＭ２２からＲＡＭ書込み制御
回路２４を介して与えられるデュアルポートＲＡＭ２１
への書込みタイミング信号Ｗに応じて該デュアルポート
ＲＡＭ２１に対して書込まれる。
【００２６】この場合、本実施例における小型電子式計
算機では、デュアルポートＲＡＭ２１に対する２つのア
ドレス指定機能を有するため、演算数ｘ及び被演算数ｙ
の読出し保持に１サイクル、演算結果ｚの書込みに１サ
イクルとして、２サイクルのタイミングを要するだけで
済み、演算速度の向上が図れるようになる。
算機では、デュアルポートＲＡＭ２１に対する２つのア
ドレス指定機能を有するため、演算数ｘ及び被演算数ｙ
の読出し保持に１サイクル、演算結果ｚの書込みに１サ
イクルとして、２サイクルのタイミングを要するだけで
済み、演算速度の向上が図れるようになる。
【００２７】また、デュアルポートＲＡＭ２１に書込ま
れたデータは、任意のアドレス指定により自在に組合わ
せて読出せるので、被演算データの組合わせに制約を受
けない演算処理が行なえるようになる。
れたデータは、任意のアドレス指定により自在に組合わ
せて読出せるので、被演算データの組合わせに制約を受
けない演算処理が行なえるようになる。
【００２８】したがって、上記構成の小型電子式計算機
によれば、デュアルポートＲＡＭ２１に書込まれた演算
数ｘと被演算数ｙとを、ＲＯＭアドレス制御器２３から
の所定のＲＯＭアドレス指定データに応じてＲＯＭ２２
から出力されるＲＡＭアドレス指定データに応じて同時
に読出し、タイミング発生器２６からのラッチタイミン
グ信号Ｌに応じて第１及び第２ラッチ回路２７ａ，２７
ｂに同時にラッチ保持させ、演算装置２５においてＲＯ
Ｍ２２からの演算命令に応じた演算処理を図ると共に、
その演算結果データをＲＡＭ書込み制御回路２４から与
えられる書込みタイミング信号Ｗに応じて再び上記デュ
アルポートＲＡＭ２１に書込む構成としたので、高速な
２サイクル演算処理及び被演算データの組合わせに制約
を受けない演算処理を実行することができる。
によれば、デュアルポートＲＡＭ２１に書込まれた演算
数ｘと被演算数ｙとを、ＲＯＭアドレス制御器２３から
の所定のＲＯＭアドレス指定データに応じてＲＯＭ２２
から出力されるＲＡＭアドレス指定データに応じて同時
に読出し、タイミング発生器２６からのラッチタイミン
グ信号Ｌに応じて第１及び第２ラッチ回路２７ａ，２７
ｂに同時にラッチ保持させ、演算装置２５においてＲＯ
Ｍ２２からの演算命令に応じた演算処理を図ると共に、
その演算結果データをＲＡＭ書込み制御回路２４から与
えられる書込みタイミング信号Ｗに応じて再び上記デュ
アルポートＲＡＭ２１に書込む構成としたので、高速な
２サイクル演算処理及び被演算データの組合わせに制約
を受けない演算処理を実行することができる。
【００２９】
【発明の効果】以上のように本発明によれば、演算数及
び被演算数を記憶し、２つのデータが同時にアクセスさ
れるデュアルポートＲＡＭと、少なくとも上記デュアル
ポートＲＡＭに対する第１及び第２のＲＡＭアドレス指
定データと演算命令とを含むマイクロインストラクショ
ンデータを記憶するＲＯＭと、このＲＯＭに記憶された
マイクロインストラクションデータを所定の順序でアド
レスするＲＯＭアドレス制御手段と、このＲＯＭアドレ
ス制御手段により上記ＲＯＭから出力される第１及び第
２のＲＡＭアドレスに応じて上記デュアルポートＲＡＭ
から同時に読出された２つのデータをラッチ保持する第
１及び第２のラッチ手段と、この第１及び第２のラッチ
手段にラッチされた２つのデータを上記ＲＯＭアドレス
制御手段により上記ＲＯＭから出力される演算命令に応
じて演算し、その演算結果データを上記デュアルポート
ＲＡＭに対して出力する演算手段とを備えて構成したの
で、入力された被演算データの演算形態に制約を受ける
ことなく、演算速度の高速化が可能になる。
び被演算数を記憶し、２つのデータが同時にアクセスさ
れるデュアルポートＲＡＭと、少なくとも上記デュアル
ポートＲＡＭに対する第１及び第２のＲＡＭアドレス指
定データと演算命令とを含むマイクロインストラクショ
ンデータを記憶するＲＯＭと、このＲＯＭに記憶された
マイクロインストラクションデータを所定の順序でアド
レスするＲＯＭアドレス制御手段と、このＲＯＭアドレ
ス制御手段により上記ＲＯＭから出力される第１及び第
２のＲＡＭアドレスに応じて上記デュアルポートＲＡＭ
から同時に読出された２つのデータをラッチ保持する第
１及び第２のラッチ手段と、この第１及び第２のラッチ
手段にラッチされた２つのデータを上記ＲＯＭアドレス
制御手段により上記ＲＯＭから出力される演算命令に応
じて演算し、その演算結果データを上記デュアルポート
ＲＡＭに対して出力する演算手段とを備えて構成したの
で、入力された被演算データの演算形態に制約を受ける
ことなく、演算速度の高速化が可能になる。
【図１】本発明の一実施例に係わる小型電子式計算機の
構成を示すブロック図。
構成を示すブロック図。
【図２】上記小型電子式計算機のデュアルポートＲＡＭ
の構成を示す回路図。
の構成を示す回路図。
【図３】１系統の演算データ取込み機能を有する従来の
小型電子式計算機の構成を示すブロック図。
小型電子式計算機の構成を示すブロック図。
【図４】上記１系統の演算データ取込み機能を有する従
来の小型電子式計算機の動作を示すタイミングチャー
ト。
来の小型電子式計算機の動作を示すタイミングチャー
ト。
【図５】上記１系統の演算データ取込み機能を有する従
来の小型電子式計算機のＲＡＭの構成を示す回路図。
来の小型電子式計算機のＲＡＭの構成を示す回路図。
【図６】２系統の演算データ取込み機能を有する従来の
小型電子式計算機の構成を示すブロック図。
小型電子式計算機の構成を示すブロック図。
【図７】上記２系統の演算データ取込み機能を有する従
来の小型電子式計算機の動作を示すタイミングチャー
ト。
来の小型電子式計算機の動作を示すタイミングチャー
ト。
２１…デュアルポートＲＡＭ、２２…ＲＯＭ、２３…Ｒ
ＯＭアドレス制御器、２４…ＲＡＭ書込み制御回路、２
５…演算装置、２６…タイミング発生器、２７ａ，２７
ｂ…ラッチ回路。
ＯＭアドレス制御器、２４…ＲＡＭ書込み制御回路、２
５…演算装置、２６…タイミング発生器、２７ａ，２７
ｂ…ラッチ回路。
Claims (1)
- 【請求項１】 演算数及び被演算数を記憶し、２つのデ
ータが同時にアクセスされるデュアルポートＲＡＭと、 少なくとも上記デュアルポートＲＡＭに対する第１及び
第２のＲＡＭアドレス指定データと演算命令とを含むマ
イクロインストラクションデータを記憶するＲＯＭと、 このＲＯＭに記憶されたマイクロインストラクションデ
ータを所定の順序でアドレスするＲＯＭアドレス制御手
段と、 このＲＯＭアドレス制御手段により上記ＲＯＭから出力
される第１及び第２のＲＡＭアドレスに応じて上記デュ
アルポートＲＡＭから同時に読出された２つのデータを
ラッチ保持する第１及び第２のラッチ手段と、 この第１及び第２のラッチ手段にラッチされた２つのデ
ータを上記ＲＯＭアドレス制御手段により上記ＲＯＭか
ら出力される演算命令に応じて演算し、その演算結果デ
ータを上記デュアルポートＲＡＭに対して出力する演算
手段と、を具備したことを特徴とする小型電子式計算
機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070877A JPH05274115A (ja) | 1992-03-27 | 1992-03-27 | 小型電子式計算機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070877A JPH05274115A (ja) | 1992-03-27 | 1992-03-27 | 小型電子式計算機 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05274115A true JPH05274115A (ja) | 1993-10-22 |
Family
ID=13444222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070877A Pending JPH05274115A (ja) | 1992-03-27 | 1992-03-27 | 小型電子式計算機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05274115A (ja) |
-
1992
- 1992-03-27 JP JP4070877A patent/JPH05274115A/ja active Pending
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