JPH05261097A

JPH05261097A - 超音波診断装置

Info

Publication number: JPH05261097A
Application number: JP4063768A
Authority: JP
Inventors: Yuichi Sugiyama; 雄一杉山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1992-03-19
Filing date: 1992-03-19
Publication date: 1993-10-12
Also published as: US5343864A; DE4308166C2; DE4308166A1

Abstract

(57)【要約】【目的】本発明は超音波診断装置の遅延制御回路の工夫
に関し、種々のプローブ周波数に対処するとともに、信
号線の交錯の少ない、回路パターンが簡略化され、信号
線路が短い、したがって全体としてコンパクトな遅延制
御回路を備える。【構成】信号線の組合せの周期性が利用できるような回
路配置にする。また、遅延線の部分的なまとまり（遅延
制御ブロック）毎に、そのまとまり（遅延制御ブロッ
ク）の入力部にプローブ周波数に対応した複数の入力口
を設け、この複数の入力口の切替えにより、プローブ周
波数による遅延量の変化を吸収し、信号線の交錯が遅延
線の部分的なまとまり（遅延制御ブロック）内だけに限
定されるようにする。さらに、遅延線の部分的なまとま
り（遅延制御ブロック）同士は一本の信号線で接続する
だけですむようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、所定の形状に配列され
た複数の超音波振動子により構成される超音波探触子か
ら被検体内に超音波を送信し該被検体内で反射された超
音波を複数の超音波振動子で受信し、これにより得られ
た受信信号にそれぞれ、対応した遅延時間制御、又は遅
延時間制御及び位相制御を施すとともに互いに加算する
遅延制御回路に入力し、該遅延制御回路から出力された
加算信号に基づいて被検体内の像を表示する超音波診断
装置に関し、詳細には、この超音波診断装置の遅延制御
回路の工夫に関するものである。

【０００２】

【従来の技術】被検体、例えば人体内に超音波を送信し
人体内の組織で反射されて戻ってくる超音波を受信して
人体の内臓等の疾患の診断を行う超音波診断装置が従来
より用いられている。図１８は、超音波診断装置の概略
構成図である。

【０００３】送信制御回路１では被検体の所望の深さ位
置に焦点された超音波パルスを放射するための制御信号
が生成され、この制御信号が送受信回路３−１〜３−ｎ
を構成する送信ドライバ回路のうち所望の送信ドライバ
回路に送り込まれ、振動子群２を構成するｎ個の超音波
振動子２−１〜２−ｎのうち、その送信ドライバ回路に
対応した超音波振動素子が駆動され、これにより被検体
内に送信超音波パルスが放射される。この送信パルスの
被検体からの反射波を各超音波振動子２−１〜２−ｎに
より受信し送受信回路３−１〜３−ｎの受信アンプを通
し、アポダイジング回路群４に送る。

【０００４】アポダイジング回路群４は制御回路５によ
り制御され、所望の超音波振動子からの受信信号だけが
各々適当なゲインに設定され（例えば、選択された振動
子より構成される受信開口の各開口位置における受信ゲ
インが、ガウス曲線状にアポダイジングされ）、遅延制
御回路６に送られる。遅延制御回路６では各々適当な遅
延量遅延され、もしくは遅延と位相制御を受け、受信信
号のフォーカスが行われ、遅延制御回路６の出力信号が
ログアンプ７で対数変換され、表示器８に送られ映像と
して表示される。尚、本発明は、後述するようにこの遅
延制御回路６の工夫に関するものである。

【０００５】なお、超音波診断装置において、焦点を時
間的に（診断深さ方向に）順次変更するいわゆるダイナ
ミックフォーカスの手法が採用される場合もある。

【０００６】

【発明が解決しようとする課題】近年の超音波診断装置
の普及に伴い、高分解能化の要求が高まってきており、
この高分解能化を実現するには、振動子の数ｎを増やす
ことにより大開口化する必要があり、例えばｎ＝１２８
程度のものが登場してきている。このように多数の振動
子２−１〜２−ｎが配列され大開口の超音波プローブを
使用するようになると、送受信回路のチャンネル数も多
数必要とされ、その回路パターンも複雑なものとなり、
信号線の長さも長くなり、これにより性能の劣化の一因
となったり、実装面積が大きくなったりという問題を引
き起こしている。また、プローブ周波数（超音波振動子
２−１〜２−ｎで送受信される超音波の代表周波数）も
例えば７．５ＭＨｚ以上の高周波のものが使われるよう
になり、ますますコンパクトな回路が求められている。

【０００７】本発明は、上記事情に鑑み、種々のプロー
ブ周波数に対処するとともに、信号線の交錯の少ない、
回路パターンが簡略化され、信号線の短かい、したがっ
て全体としてコンパクトな遅延制御回路を備えた超音波
診断装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成する本発
明の超音波診断装置は、所定の形状に配列された複数の
超音波振動子により構成される超音波探触子から被検体
内に超音波を送信し該被検体内で反射された超音波を超
音波振動子で受信することにより複数の受信信号を得、
該受信信号を、該受信信号にそれぞれ、対応した遅延時
間制御、又は遅延時間制御及び位相制御を施すとともに
互いに加算する遅延制御回路に入力し、該遅延制御回路
から出力された加算信号に基づいて被検体内の像を表示
する超音波診断装置において、上記遅延制御回路が、以
下にその構成を示す（Ａ）複数の遅延制御ブロック、お
よび（Ｂ）信号切替ブロックを備えたことを特徴とする
ものである。

【０００９】ここで、本発明の超音波診断装置のうち、
第１の超音波診断装置は、この第１の超音波診断装置に
おける上記複数の遅延制御ブロックの各々が、（１）互いに直列に接続された、受信信号を所定の単位
遅延量だけ遅延させる遅延素子要素が複数直列に接続さ
れてなる、複数の小遅延線回路（２）複数の小遅延線回路の入力側終端位置にある内部
入力端子の位置と、超音波の周波数に応じて切替可能に
接続された、互いを接続するための外部入力端子（３）複数の小遅延線回路のうち最後段に接続された小
遅延線回路の出力側終端位置にある内部出力端子と接続
された外部出力端子、（４）複数の受信信号がそれぞれ入力される複数の外部
遅延タップ入力端子（５）各外部遅延タップ入力端子のそれぞれに対応して
備えられた、該外部遅延タップ入力端子から入力された
受信信号を、複数の出力端子のうち超音波の周波数に応
じた出力端子から出力する複数のスイッチ（６）上記スイッチのそれぞれから出力された受信信号
が超音波の周波数に応じた所定遅延量ずつずれた量だけ
遅延されるように複数の上記スイッチの出力端子と複数
の小遅延線回路とを接続する信号伝送経路により構成さ
れている。

【００１０】また上記（Ｂ）の信号切替ブロックは、（７）各受信信号がそれぞれ各入力端子から入力され
る、それぞれが複数の入力端子と複数の出力端子とを有
する複数個の第１マトリックススイッチ（８）それぞれが複数の入力端子と複数の出力端子とを
有する複数個の第２マトリックススイッチ（９）各第マ１トリックススイッチの複数の出力端子か
ら出力される複数の受信信号が複数個の第２マトリック
ススイッチに１つずつ分配されるように複数個の第１マ
トリックススイッチの出力端子と複数個の第２マトリッ
クススイッチの入力端子とを接続する信号伝送経路（１０）各第２マトリックススイッチの複数の出力端子
が複数の遅延制御ブロックの互いに対応する外部遅延タ
ップ入力端子にそれぞれ接続されるように複数個の第２
マトリックススイッチの出力端子と複数の遅延制御ブロ
ックの外部遅延タップ入力端子とを接続する信号伝送経
路により構成されている。

【００１１】また、本発明の第２の超音波診断装置は、
上記第１の超音波診断装置における複数の遅延制御ブロ
ックのそれぞれが上記（１）〜（６）の要素から構成さ
れているものであることに代え、（１１）互いに直列に接続された、受信信号を所定の単
位遅延量だけ遅延させる遅延素子要素が複数直列に接続
されてなる、複数の小遅延線回路（１２）複数の小遅延線回路のうち最前段に接続された
小遅延回路の入力側終端位置にある内部入力端子と接続
された、互いに接続するための外部入力端子（１３）複数の小遅延線回路の出力側終端位置にある内
部出力端子の位置と、超音波の周波数に応じて切替可能
に接続された外部出力端子（１４）複数の受信信号がそれぞれ入力される複数の外
部遅延タップ入力端子（１５）各外部遅延タップ入力端子のそれぞれに対応し
て備えられた、該各外部遅延タップ入力端子から入力さ
れた受信信号を、複数の出力端子のうち超音波の周波数
に応じた出力端子から出力する複数のスイッチ（１６）上記スイッチのそれぞれから出力された受信信
号が超音波の周波数に応じた所定遅延量ずつずれた量だ
け遅延されるように複数の遅延スイッチの出力端子と複
数の小遅延線回路とを接続する信号伝送路により構成さ
れた遅延制御ブロックを複数備えたものである。

【００１２】また、この第２の超音波診断装置におい
て、上記（Ｂ）の信号切替ブロックについては、上記第
１の超音波診断装置における上記（７）〜（１０）の要
素を備えた信号切替ブロックと同一のものが具備されて
いる。ここで、上記第１の超音波診断装置における好ま
しい態様の１つ（これを第１の超音波診断装置における
「第１の態様」と呼ぶ）として、上記各遅延制御ブロッ
クが、互いに直列に接続された複数の上記小遅延線回路
として、受信信号を互いに同一の単位遅延量ｔｄｅだけ
遅延させる複数の遅延素子要素から構成された、後段側
から順に、２ｍ個の遅延素子要素からなる第１小遅延線
回路、ｍ個の遅延素子要素からなる第２小遅延線回路、
ｍ個の遅延素子要素からなる第３小遅延線回路、および
２ｍ個の遅延素子要素からなる第４小遅延線回路を備
え、該各遅延制御ブロックが、超音波の周波数が２．５
ＭＨｚの場合に、第１小遅延線回路、第２小遅延線回
路、第３小遅延線回路および第４小遅延線回路が遅延量
６×ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線として
使用され、超音波の周波数が３．５ＭＨｚの場合に、第
１小遅延線回路、第２小遅延線回路、および第３小遅延
線回路が遅延量４×ｔｄｅ毎にｍ分割されたタップ数ｍ
の遅延線として使用され、超音波の周波数が５．０ＭＨ
ｚの場合に、第１小遅延線回路および第２小遅延線回路
が遅延量３×ｔｄｅ毎にｍ分割されたタップ数ｍの遅延
線として使用され、かつ超音波の周波数が７．５ＭＨｚ
の場合に、第１小遅延線回路が遅延量２×ｔｄｅ毎にｍ
分割されたタップ数ｍの遅延線として使用されるように
構成することが好ましい。

【００１３】また、これと同趣旨の、上記第２の超音波
診断装置における好ましい態様の１つ（これを、第２の
超音波診断装置における「第１の態様」と呼ぶ）とし
て、上記各遅延制御ブロックが、互いに直列に接続され
た複数の上記小遅延線回路として、受信信号を互いに同
一の単位遅延量ｔｄｅだけ遅延させる複数の遅延素子要
素から構成された、前段側から順に、２ｍ個の遅延素子
要素からなる第１小遅延線回路、ｍ個の遅延素子要素か
らなる第２小遅延線回路、ｍ個の遅延素子要素からなる
第３小遅延線回路、および２ｍ個の遅延素子要素からな
る第４小遅延線回路を備え、該各遅延制御ブロックが、
超音波の周波数が２．５ＭＨｚの場合に、第１小遅延線
回路、第２小遅延線回路、第３小遅延線回路および第４
小遅延線回路が遅延量６×ｔｄｅ毎にｍ分割されたタッ
プ数ｍの遅延線として使用され、超音波の周波数が３．
５ＭＨｚの場合に、第１小遅延線回路、第２小遅延線回
路、および第３小遅延線回路が遅延量４×ｔｄｅ毎にｍ
分割されたタップ数ｍの遅延線として使用され、超音波
の周波数が５．０ＭＨｚの場合に、第１小遅延線回路お
よび第２小遅延線回路が遅延量３×ｔｄｅ毎にｍ分割さ
れたタップ数ｍの遅延線として使用され、かつ超音波の
周波数が７．５ＭＨｚの場合に、第１小遅延線回路が遅
延量２×ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線と
して使用されるように構成することが好ましい。

【００１４】また、上記第１の超音波診断装置における
第２の態様として、上記各遅延制御ブロックが、互いに
直列に接続された複数の上記小遅延線回路として、受信
信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複
数の遅延素子要素から構成された、ｍを３の倍数とし
て、後段側から順に、２ｍ個の遅延素子要素からなる第
１小遅延線回路、ｍ個の遅延素子要素からなる第２小遅
延線回路、およびｍ個の遅延素子要素からなる第３小遅
延線回路を備え、該各遅延制御ブロックが、超音波の周
波数が２．５ＭＨｚの場合に、第１小遅延線回路、第２
小遅延線回路、および第３小遅延線回路が遅延量６×ｔ
ｄｅ毎に２ｍ／３分割されたタップ数ｍの遅延線として
使用され、超音波の周波数が３．５ＭＨｚの場合に、第
１小遅延線回路、第２小遅延線回路、および第３小遅延
線回路が遅延量４×ｔｄｅ毎にｍ分割されたタップ数ｍ
の遅延線として使用され、超音波の周波数が５．０ＭＨ
ｚの場合に、第１小遅延線回路および第２小遅延線回路
が遅延量３×ｔｄｅ毎にｍ分割されたタップ数ｍの遅延
線として使用され、かつ超音波の周波数が７．５ＭＨｚ
の場合に、第１小遅延線回路が遅延量２×ｔｄｅ毎にｍ
分割されたタップ数ｍの遅延線として使用されるように
構成することが好ましい。

【００１５】またこれと同趣旨の、第２の超音波診断装
置における第２の態様として、上記各遅延制御ブロック
が、互いに直列に接続された複数の上記小遅延線回路と
して、受信信号を互いに同一の単位遅延量ｔｄｅだけ遅
延させる複数の遅延素子要素から構成された、ｍを３の
倍数として、前段側から順に、２ｍ個の遅延素子要素か
らなる第１小遅延線回路、ｍ個の遅延素子要素からなる
第２小遅延線回路、およびｍ個の遅延素子要素からなる
第３小遅延線回路を備え、該各遅延制御ブロックが、超
音波の周波数が２．５ＭＨｚの場合に、第１小遅延線回
路、第２小遅延線回路、および第３小遅延線回路が遅延
量６×ｔｄｅ毎に２ｍ／３分割されたタップ数２ｍ／３
の遅延線として使用され、超音波の周波数が３．５ＭＨ
ｚの場合に、第１小遅延線回路、第２小遅延線回路、お
よび第３小遅延線回路が遅延量４×ｔｄｅ毎にｍ分割さ
れたタップ数２ｍ／３の遅延線として使用され、超音波
の周波数が５．０ＭＨｚの場合に、第１小遅延線回路お
よび第２小遅延線回路が遅延量３×ｔｄｅ毎にｍ分割さ
れたタップ数ｍの遅延線として使用され、かつ超音波の
周波数が７．５ＭＨｚの場合に、第１小遅延線回路が遅
延量２×ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線と
して使用されるように構成することが好ましい。

【００１６】ここで上記第１および第２の超音波診断装
置における上記第２の態様において、上記第１小遅延線
回路が、互いに直列に接続された第１−１小遅延線回路
および第１−２小遅延線回路からなり、第１−１小遅延
線回路、第１−２小遅延線回路、第２小遅延線回路、お
よび第３小遅延線回路のそれぞれを、ｍを１２の倍数と
して、ｍ個の同一の単位遅延量ｔｄｅの遅延素子要素で
構成してもよい（ここではこれを「第３の態様」と呼
ぶ）。

【００１７】また、この第３の態様において、上記遅延
制御回路が、複数の上記遅延制御ブロックに代えて、ｍ
を１２の奇数倍として、それぞれがｍ個の同一の単位遅
延量ｔｄｅの遅延素子要素から構成された、第１−１小
遅延線回路、第１−２遅延線制御回路、第２小遅延線回
路、および第３小遅延線回路を備えた遅延制御ブロック
２個からなる２４の整数倍組のタップを有する、複数の
遅延線構造を具備する構成としてもよい（ここではこれ
を「第４の態様」と呼ぶ）。

【００１８】さらに、上記第１の超音波診断装置におけ
る第５の態様として、上記各遅延制御ブロックが、互い
に直列に接続された複数の小遅延線回路として、受信信
号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複数
の遅延素子要素から構成された、後段側から順に、１６
個の遅延素子要素からなる第１小遅延線回路、８個の遅
延素子要素からなる第２小遅延線回路、６個の遅延素子
要素からなる第３小遅延線回路、および２個の遅延素子
要素からなる第４小遅延線回路を備え、該各遅延制御ブ
ロックが、超音波の周波数が２．５ＭＨｚの場合に、第
１小遅延線回路、第２小遅延線回路、および第３小遅延
線回路が遅延量６×ｔｄｅ毎に５分割されたタップ数５
の遅延線として使用され、超音波の周波数が３．５ＭＨ
ｚの場合に、第１小遅延線回路、第２小遅延線回路、第
３小遅延線回路、および第４小遅延線回路が遅延量４×
ｔｄｅ毎に８分割されたタップ数８の遅延線として使用
され、超音波の周波数が５．０ＭＨｚの場合に、第１小
遅延線回路および第２小遅延線回路が遅延量３×ｔｄｅ
毎に８分割されたタップ数８の遅延線として使用され、
かつ超音波の周波数が７．５ＭＨｚの場合に、第１小遅
延線回路が遅延量２×ｔｄｅ毎に８分割されたタップ数
８の遅延線として使用されるように構成してもよい。

【００１９】また、これと同趣旨の、第２の超音波診断
装置における第５の態様として、上記各遅延制御ブロッ
クが、互いに直列に接続された複数の小遅延線回路とし
て、受信信号を互いに同一の単位遅延量ｔｄｅだけ遅延
させる複数の遅延素子要素から構成された、前段側から
順に、１６個の遅延素子要素からなる第１小遅延線回
路、８個の遅延素子要素からなる第２小遅延線回路、６
個の遅延素子要素からなる第３小遅延線回路、および２
個の遅延素子要素からなる第４小遅延線回路を備え、該
各遅延制御ブロックが、超音波の周波数が２．５ＭＨｚ
の場合に、第１小遅延線回路、第２小遅延線回路、およ
び第３小遅延線回路が遅延量６×ｔｄｅ毎に５分割され
たタップ数５の遅延線として使用され、超音波の周波数
が３．５ＭＨｚの場合に、第１小遅延線回路、第２小遅
延線回路、第３小遅延線回路、および第４小遅延線回路
が遅延量４×ｔｄｅ毎に８分割されたタップ数８の遅延
線として使用され、超音波の周波数が５．０ＭＨｚの場
合に、第１小遅延線回路および第２小遅延線回路が遅延
量３×ｔｄｅ毎に８分割されたタップ数８の遅延線とし
て使用され、かつ超音波の周波数が７．５ＭＨｚの場合
に、第１小遅延線回路が遅延量２×ｔｄｅ毎に８分割さ
れたタップ数８の遅延線として使用されるように構成と
してもよい。

【００２０】

【作用】本発明の第１及び第２の超音波診断装置では、
上記（１）〜（６）（または上記（１１）〜（１６））
の要素により構成された遅延制御ブロックを複数備えた
ものであるため、各遅延制御ブロックが遅延線の部分的
なまとまりを構成し、そのまとまり（遅延制御ブロッ
ク）内部の入力部（第２の超音波診断装置では出力部に
プローブ周波数に応じて信号の流れを切り替えるための
複数の入力口（出力口）（複数のスイッチ）を設けたも
のであり、これら複数の入力口（出力口）の切替により
プローブ周波数による遅延量の変化が吸収される。

【００２１】また、信号線の交錯は、遅延線の部分的な
まとまり（遅延制御ブロック）内だけに限定され、遅延
線の部分的なまとまり（遅延制御ブロック）どおしは１
本の信号線で接続される。本発明の第１及び第２の超音
波診断装置では、上記のように構成された複数の遅延制
御ブロックを備えたため、信号線の組み合わせの周期性
が利用できる回路配置が構成され、この周期性を利用し
て信号を分配する、上記（７）〜（１０）の要素により
構成された信号切替ブロックを備えたため、全体として
信号線の交錯の少ないコンパクトな遅延制御回路が実現
される。

【００２２】

【実施例】以下本発明の実施例について説明する。尚、
本発明の超音波診断装置の全体構成は図１８に示したブ
ロック図と同一であり、本発明の特徴は図１８にブロッ
クで示す遅延制御回路６の内部構成に関するものである
ため、図１８及び図１８に関する前述の説明をもって本
発明の超音波診断装置の全体構成の図示および説明に代
えることとする。

【００２３】図１は、本発明の第１の超音波診断装置の
第１の態様において用いられる遅延制御ブロックＤＬｍ
の説明図である。ここで、図６については後で詳しく説
明するが、以下の説明のため、ここで簡単に述べる。図
６は１２個の同一遅延量ｔｄｅの遅延素子要素より構成
されている小遅延線回路ＤＬの例であり、遅延線（小遅
延線）ｄの、２タップ、３タップ、４タップ、６タップ
毎のタップが外部端子１〜８に接続されている。

【００２４】図１に戻り、本発明の第１の態様について
説明する。小遅延線回路ＤＬ１２は２ｍ個の同一遅延量
ｔｄｅの遅延素子要素よりなり、小遅延線回路ＤＬ３は
ｍ個の同一遅延量ｔｄｅの遅延素子要素よりなり、小遅
延線回路ＤＬ４はｍ個の同一遅延量ｔｄｅの遅延素子要
素よりなり、小遅延線回路ＤＬ５は２ｍ個の同一遅延量
ｔｄｅの遅延素子要素よりなる。

【００２５】ここで、２．５ＭＨｚプローブに対しては
ＤＬ１２〜ＤＬ５までで、６×ｔｄｅ遅延量毎にｍ分割
でき、ｍタップの遅延線として使用可能で、３．５ＭＨ
ｚプローブに対してはＤＬ１２〜ＤＬ４までで、４×ｔ
ｄｅ遅延量毎にｍ分割でき、ｍタップの遅延線として使
用可能で、５．０ＭＨｚプローブに対してはＤＬ１２〜
ＤＬ３までを、３×ｔｄｅ遅延量毎にｍ分割でき、ｍタ
ップの遅延線として使用可能で、７．５ＭＨｚプローブ
に対してはＤＬ１２を、２×ｔｄｅ遅延量毎にｍ分割で
き、ｍタップの遅延線として使用可能である。

【００２６】このように構成すると、遅延制御ブロック
内での総遅延量の比は、２．５ＭＨｚプローブ対３．５
ＭＨｚプローブ対５．０ＭＨｚプローブ対７．５ＭＨｚ
プローブで６：４：３：２となり、ほぼプローブ周波数
に反比例するようになり、またタップ数も各周波数に対
して一定となり、超音波診断装置の使用状況に適合した
構成となる。

【００２７】プローブ周波数に対する、実際の遅延線上
のタップ位置と遅延制御ブロックの外部遅延タップ入力
端子１〜ｍとの対応づけは、入力１，出力４のアナログ
・スイッチＳＷ１〜ＳＷｍにより行われ、例えば、アナ
ログ・スイッチＳＷ１〜ＳＷｍの出力側１番端子は７．
５ＭＨｚプローブ、出力側２番端子は５．０ＭＨｚプロ
ーブ、出力側３番端子は３．５ＭＨｚプローブ、出力側
４番端子は２．５ＭＨｚプローブに対するタップ位置
（上記）に接続すればよい。又、ＳＷ１側が遅延量が少
く、ＳＷｍ側が遅延量が増える方向とする。

【００２８】上記のように総遅延量の比が６：４：３：
２と変化することに対しては、この遅延制御ブロックＤ
Ｌｍの入力Ｅｉ（外部入力端子）と小遅延線回路ＤＬ１
２〜ＤＬＺ５との接続を変えてやればよい。即ち、２．
５ＭＨｚプローブに対してはアンプＡ０を介し小遅延線
回路ＤＬ５の入力（入力側終端位置にある内部入力端
子）（ＤＬ５の右端）に接続し、３．５ＭＨｚプローブ
に対してはアンプＡ１を介し小遅延線回路ＤＬ４の入力
（入力側終端位置にある内部入力端子）（ＤＬ４の右
端）に接続し、５．０ＭＨｚプローブに対してはアンプ
Ａ２を介し小遅延線回路ＤＬ３の入力（入力側終端位置
にある内部入力端子）（ＤＬ３の右端）に接続し、７．
５ＭＨｚプローブに対してはアンプＡ３を介し小遅延線
回路ＤＬ１２の入力（入力側終端位置にある内部入力端
子）（ＤＬ１２の右端）に接続してやればよい。

【００２９】この時アンプＡ０〜Ａ３は、プローブ周波
数に対応するアンプだけがＯＮ状態で、他はＯＦＦ状態
（ハイ・インピーダンス状態）になるか、あるいは入力
側で信号成分だけがカットされ直流分だけ出力されてい
る状態になっていてもよい。あるいはアナログ・スイッ
チでアンプＡ０〜Ａ３の内の１個のアンプだけを選択す
るようにしてもよい。

【００３０】遅延制御ブロックＤＬｍの出力Ｅｏ（外部
出力端子）は小遅延線回路ＤＬ１２の出力（ＤＬ１２の
左端）からでている。又、遅延制御ブロックＤＬｍの入
力Ｅｉと出力Ｅｏは、遅延制御ブロック同士を接続する
ための入出力端子であり信号線一本で互いに接続され
る。図２は、本発明の第２の超音波診断装置の第１の態
様において用いられる遅延制御ブロックＤＬｍ’の説明
図である。図１では、プローブ周波数に対する総遅延量
の変化を、小遅延線回路ＤＬ１２、ＤＬ３、ＤＬ４、Ｄ
Ｌ５の入力の切り換えで対処したが、図２では遅延制御
ブロックＤＬｍ’の出力は、小遅延線回路ＤＬ１２，Ｄ
Ｌ３，ＤＬ４，ＤＬ５の出力の切り換えで対処してい
る。

【００３１】即ち、この遅延制御ブロックＤＬｍ’の出
力を、２．５ＭＨｚプローブに対してはアンプＡ０を介
し小遅延線回路ＤＬ５の出力（出力側終端位置にある内
部出力端子）（ＤＬ５の右端）に接続し、３．５ＭＨｚ
プローブに対してはアンプＡ１を介し小遅延線回路ＤＬ
４の出力（出力側終端位置にある内部出力端子）（ＤＬ
４の右端）に接続し、５．０ＭＨｚプローブに対しては
アンプＡ２を介し小遅延線回路ＤＬ３の出力（出力側終
端位置にある内部出力端子）（ＤＬ３の右端）に接続
し、７．５ＭＨｚプローブに対してはアンプＡ３を介し
小遅延線回路ＤＬ１２の出力（出力側終端位置にある内
部出力端子）（ＤＬ１２の右端）に接続してやればよ
い。

【００３２】又、遅延制御ブロックＤＬｍ’の入力Ｅｉ
（外部入力端子）は小遅延線回路ＤＬ１２の入力（ＤＬ
１２の左端）に接続すればよい。ここで、各小遅延線回
路ＤＬ１２，ＤＬ３，ＤＬ４，ＤＬ５は図１の場合と比
べその左右を逆に図示しただけであり、その構成は図１
と同じでよい。他のことは、図１の場合と同じである。

【００３３】次に、図１ないし図２に示す遅延制御ブロ
ックＤＬｍ（ＤＬｍ’）を用いて構成した遅延制御回路
（図１８参照）の全体構成について説明する。図３は、
遅延制御回路前段部分の例である。この部分はアポダイ
ジング回路群（図１８参照）からの信号Ｅａｐｏを入力
として、後段の遅延線で遅延時間制御をするまえに、後
段の遅延線でのプローブ周波数に対応した最小遅延時間
制御幅以内の細かい（イ）遅延時間制御、ないし（ロ）
位相制御を行い、Ｅｉｎ信号として出力する回路部分で
ある。

【００３４】図３に示すＰＤ１〜ＰＤｎが上記の最小遅
延時間制御幅（上記遅延制御ブロックＤＬｍ（ＤＬ
ｍ’）のタップ端子１〜ｍの１タップ間隔分）以内の細
かい（イ）遅延時間制御、又は（ロ）位相制御を行う回
路であり、（イ）遅延時間制御を行う例としては、遅延
線を使用するＵＳＰ４，７０７，８１３がある。

【００３５】また、（ロ）位相制御を行う例としては、
ミキサーを使用するＵＳＰ４，１４０，０２２、ＵＳＰ
４，６９９，００９があるが、これは受信信号の搬送波
の位相を制御することにより、例えば超音波信号の波長
程度以内の位相制御による焦点制御を行うものである。
上記の（イ）の遅延時間制御、または上記（ロ）の位相
制御のいずれの方式を採用した場合であっても、大きな
遅延時間の制御は後段の遅延線のタップ位置を切り換え
ることにより遅延時間制御される。

【００３６】また、ＰＤ１〜ＰＤｎの出力Ｅｉｎ，１〜
Ｅｉｎ，ｎの信号の本数はトランスデューサの全素子数
により決まり、この図３に示すように１対１に接続され
ている場合は、全素子数とチャンネル数は等しくなる。
またＵＳＰ４，６９９，００９のように、ミキサーの２
出力信号を加算することにより、信号線の数を減らすこ
とのできる場合もある。また、上記（イ）の遅延時間制
御を行う場合でも、制御回路ＰＤの入力、又は出力で２
素子以上の信号の加算をすることもできる。尚、この部
分に関しては以下の実施例において、全ての場合に対し
共通であるので、以下では重複説明は省略する。

【００３７】図４は、第１の態様において用いられる、
一定数の循環的に連続した遅延線のタップのまとまりを
組として選択できるようにした、遅延線とアナログ・ス
イッチにより構成される遅延制御回路の例である。入力
Ｅｉｎは、トランスデューサの全素子によりそのチャン
ネル数が定まり、１対１に接続されている場合は全素子
数とチャンネル数は等しくなる。Ｅａｐｏ信号と入力Ｅ
ｉｎとの間の位相制御回路または遅延制御回路により２
素子以上の信号を加算して信号線の数を減らす場合もあ
るが、以下の説明には根本的な差異は生じないので、１
対１に接続されている場合で説明を代表させる。

【００３８】マトリックススイッチＭＴＸｂは本発明に
いう第１マトリックス・スイッチであり、８入力とすれ
ば８素子分の信号を処理できる。全素子数が１２８素子
であれば、１６個のマトリックス・スイッチＭＴＸｂが
必要となる。ところで、超音波プローブの周波数帯域内
の特定周波数（例えば中心周波数）に対する波長をλと
すると（λは本来長さであるが、ここでは時間的遅延に
も共用する。以下λは、断り無く使用する。）、任意の
隣りあった素子間に制御上必要となる最大遅延量差をλ
とすれば、８素子分で８λの遅延制御量が必要となり、
遅延制御ブロックＤＬｍのタップ端子１〜ｍのタップ間
遅延量（１タップ分）をλとすると、マトリックス・ス
イッチＭＴＸｂ１個あたりで８タップ分の制御が必要と
なる。以上をまとめると、ｊ＝８，ｋ＝１６，ｍ＝８と
なる。

【００３９】また、マトリックス・スイッチＭＴＸａ
（本発明にいう第２マトリックススイッチ）は、ｋ＝１
６より１６入力のマトリックス・スイッチとなり、出力
のチャンネル数は、プローブの遅延制御をするために必
要となる総遅延量により決められ、総遅延量を６４λと
すれば、遅延制御ブロックＤＬｍは８個必要となり、ｐ
＝８となる。

【００４０】また任意のマトリックススイッチＭＴＸｂ
の任意の１入力に着目した時、この１入力は任意のマト
リックススイッチＭＴＸａを選択できる。またマトリッ
クススイッチＭＴＸａにより任意の遅延制御ブロックＤ
Ｌｍを選択できる。このようにして任意のマトリックス
スイッチＭＴＸｂの任意の１入力は、遅延制御ブロック
ＤＬｍ１〜ＤＬｍｐ上の任意のタップを選択することが
できる。

【００４１】また、マトリックススイッチＭＴＸａは、
遅延制御ブロックＤＬｍ上の連続したタップのまとまり
（例えばＤＬｍ１上のタップ１，２，…，ｍ；ＤＬｍ１
上のタップ３，４，…ｍとＤＬｍ２上のタップ１，２；
……；ＤＬｍｐ−１上のタップｍとＤＬｍｐ上のタップ
１，２，３，…，ｍ−１；ＤＬｍｐ上のタップ１，２，
３，…，ｍ−１，ｍ）を組として循環的に選択できる。

【００４２】このような回路構造にすると、マトリック
ススイッチＭＴＸａ１から出た信号線は、他のマトリッ
クススイッチＭＴＸａ２〜ＭＴＸａｍから出た信号線と
交錯することなく、ＤＬｍ１，ＤＬｍ２，…ＤＬｍｐの
タップ１に接続することができる。マトリックススイッ
チＭＴＸａ２から出た信号線は、他のマトリックススイ
ッチＭＴＸａ１，ＭＴＸａ３〜ＭＴＸａｍから出た信号
線と交錯することなく、ＤＬｍ１，ＤＬｍ２，…ＤＬｍ
ｐのタップ２に接続することができる。．．．．．．．．．．．．．．．．．．．マトリックススイッチＭＴＸａｍから出た信号線は、他
のタップからでた他のマトリックススイッチＭＴＸａ１
〜ＭＴＸａｍ−１から出た信号線と交錯することなく、
ＤＬｍ１，ＤＬｍ２，…ＤＬｍｐのタップｍに接続する
ことができる。

【００４３】図５は、マトリックススイッチＭＴＸａと
マトリックススイッチＭＴＸｂとの接続法の一例を示し
た図である。マトリックススイッチＭＴＸｂを一個以上
（図５では一個）乗せた小基板ＢＭＴＸを作り（この図
の場合、小基板ＢＭＴＸはｋ枚必要となる）、遅延制御
ブロックＤＬｍ１，ＤＬｍ２，…ＤＬｍｐとマトリック
ススイッチＭＴＸａ１〜ＭＴＸａｍとが実装された親基
板に小基板ＢＭＴＸを実装することにより、簡単に信号
の接続を行うことができる。

【００４４】即ち、マトリックススイッチＭＴＸａ１，
ＭＴＸａ２，…，ＭＴＸａｍの入力１に１枚目の小基板
ＢＭＴＸ（ＭＴＸｂ１を実装）の出力端子１〜ｍを接続
し、マトリックススイッチＭＴＸａ１，ＭＴＸａ２，
…，ＭＴＸａｍの入力２に２枚目の小基板ＢＭＴＸ（Ｍ
ＴＸｂ２を実装）の出力端子１〜ｍを接続し、．．．．．．．．．．．．．．．．．．．マトリックススイッチＭＴＸａ１，ＭＴＸａ２，…，Ｍ
ＴＸａｍの入力ｋにｋ枚目の小基板ＢＭＴＸ（ＭＴＸｂ
ｋを実装）の出力端子１〜ｍを接続する。

【００４５】また、マトリックススイッチＭＴＸｂ１〜
ＭＴＸｂｋの各入力は、コネクタを介して所望の回路に
接続すればよい。図６は小遅延線回路ＤＬの一例であ
り、前述した第３の態様において使用可能な小遅延線回
路ＤＬである。タップ端子１〜８はプローブ周波数２．
５ＭＨｚ，３．５ＭＨｚ，５．０ＭＨｚ，７．５ＭＨｚ
に対するタップ端子であり、小遅延線ｄは入力、出力の
終端抵抗を有し（図示せず）、電流アンプＡ１〜Ａ８，
Ａ１０からの電流モードの信号はこの終端抵抗上で加算
され、アンプＡ９から加算結果の電流信号が出力され
る。アンプＡ１０は小遅延線回路同士を接続するための
入力部となっている。アンプＡ９も電流アンプであり小
遅延線回路同士を接続するための出力部となっている。

【００４６】又、アンプＡ９は信号１１によりＯＦＦ
（ハイ・インピーダンス）状態に制御することも可能で
あり（アンプＡ９自身をＯＦＦにしてもよく、出力側に
スイッチがついたアンプＡ９のスイッチをＯＦＦにして
もよい。）、このようにすれば、この小遅延線回路ＤＬ
を、信号１１により、必要に応じて他の回路から切り離
すことが可能となる。また単に入力側の信号をＯＦＦす
る（信号の交流分だけを入力側でカットする。）だけで
もその部分遅延回路を切り離したと同じ効果がある。

【００４７】小遅延線ｄが、例えば図６に示すように単
位遅延量がｔｄｅ＝１８ｎｓｅｃの遅延素子要素１２要
素より構成されている場合は、７．５ＭＨｚに対して
は、２×ｔｄｅ（３６ｎｓｅｃ）毎にタップを出すこと
により、６タップ分（１，２，４，５，６，８）、５．
０ＭＨｚに対しては、３×ｔｄｅ（５４ｎｓｅｃ）毎に
タップを出すことにより、４タップ分（１，３，５，
７）、３．５ＭＨｚに対しては、４×ｔｄｅ（７２ｎｓ
ｅｃ）毎にタップを出すことにより、３タップ分（１，
４，６）、２．５ＭＨｚに対しては、６×ｔｄｅ（１０
８ｎｓｅｃ）毎にタップを出すことにより、２タップ分
（１，５）、のタップを出すことができる。

【００４８】又上記の例は、超音波の波長をλとした
時、λ／４に近い値を持つようにした例であり、さらに
細かく（例えばλ／８に）設定したり、粗く（例えばλ
に）設定したりすることは自由にできる。また、小遅延
線ｄは、さらに細かく、複数の小遅延線で構成してもよ
い。図７は第３の態様において使用可能な小遅延線回路
ＤＬの接続法の例を示した図であり、小遅延線回路の入
力側でプローブ周波数に対する入力端子の切り換えを行
う場合である。

【００４９】図７（ａ）は７．５ＭＨｚプローブでの接
続法で、小遅延線回路ＤＬ１２はＤＬ１とＤＬ２を結合
したものであり、小遅延線回路ＤＬ１，ＤＬ２は同一の
小遅延線回路ＤＬ（図６）でよい。７．５ＭＨｚに対し
ては、２×ｔｄｅ（３６ｎｓｅｃ）毎にタップを出し、
１２タップ分の遅延線となる。図７（ｂ）は５．０ＭＨ
ｚプローブでの接続法で、小遅延線回路ＤＬ１，ＤＬ
２，ＤＬ３を使用する。小遅延線回路ＤＬ１，ＤＬ２，
ＤＬ３は同一の小遅延線回路ＤＬ（図６）でよい。５．
０ＭＨｚに対しては、３×ｔｄｅ（５４ｎｓｅｃ）毎に
タップを出し、１２タップ分の遅延線となる。

【００５０】図７（ｃ）は３．５ＭＨｚプローブでの接
続法で、小遅延線回路ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４
を使用する。小遅延線回路ＤＬ１，ＤＬ２，ＤＬ３，Ｄ
Ｌ４は同一の小遅延線回路ＤＬ（図６）でよい。３．５
ＭＨｚに対しては４×ｔｄｅ（７２ｎｓｅｃ）毎にタッ
プを出し、１２タップ分の遅延線となる。図７（ｄ）は
２．５ＭＨｚプローブでの接続法で、小遅延線回路ＤＬ
１，ＤＬ２，ＤＬ３，ＤＬ４を使用する。小遅延線回路
ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４は同一の小遅延線回路
（図６）でよい。２．５ＭＨｚに対しては６×ｔｄｅ
（１０８ｎｓｅｃ）毎にタップを出し、８タップ分の遅
延線となる。２．５ＭＨｚプローブでは、タップ数は減
少するが、総遅延量は３．５ＭＨｚプローブと同一とな
り、同一開口量まで使用可能となる。３．５ＭＨｚに対
し、２．５ＭＨｚでもタップ数が一定になるような構成
にすると、１．５倍の総遅延量となり経済的でない。

【００５１】入力Ｅｉ，出力Ｅｏが、必ず遅延線の端
（終端個所）になっている理由は、複数の遅延線を直列
に接続する場合、終端個所以外で接続すると、遅延線内
での信号の反射が大きく、遅延線を何段か通過した後で
は特性の劣化が甚しいからである。図７では終端抵抗や
バッファアンプは図示していないが、少なくとも図７に
示す各小遅延線回路毎に終端が行われることは言うまで
もない。図示してあるよりも更に細かく終端することは
かまわないが、バッファアンプの増加と遅延線の製造、
実装面より最適点が定まる。

【００５２】図８は、第３の態様において用いられる遅
延制御ブロックの説明図であり、図７の接続法を具体的
な回路図に示したものである。小遅延線回路ＤＬ１２
は、同一の２つの小遅延線回路（図６）ＤＬ１，ＤＬ２
により構成され、これらの小遅延線回路ＤＬ１，ＤＬ２
で２×１２個の同一遅延量ｔｄｅの遅延素子要素を構成
し、小遅延線回路ＤＬ３は１２個の同一遅延量ｔｄｅの
遅延素子要素よりなり、小遅延線回路ＤＬ４は１２個の
同一遅延量ｔｄｅの遅延素子要素よりなる。

【００５３】２．５ＭＨｚプローブに対しては小遅延線
回路ＤＬ１〜ＤＬ４までで、６×ｔｄｅ遅延量毎に８分
割でき、８タップの遅延線として使用可能で、３．５Ｍ
Ｈｚプローブに対しては小遅延線回路ＤＬ１〜ＤＬ４ま
でで、４×ｔｄｅ遅延量毎に１２分割でき、１２タップ
の遅延線として使用可能で、５．０ＭＨｚプローブに対
しては小遅延線回路ＤＬ１〜ＤＬ３までを、３×ｔｄｅ
遅延量毎に１２分割でき、１２タップの遅延線として使
用可能で、７．５ＭＨｚプローブに対しては小遅延線回
路ＤＬ１〜ＤＬ２までを、２×ｔｄｅ遅延量毎に１２分
割でき、１２タップの遅延線として使用可能となる。

【００５４】このように構成すると、遅延制御ブロック
内での総遅延量の比は、２．５ＭＨｚプローブ対３．５
ＭＨｚプローブ対５．０ＭＨｚプローブ対７．５ＭＨｚ
プローブで４：４：３：２となり、３．５ＭＨｚプロー
ブから７．５ＭＨｚプローブの間では、ほぼプローブ周
波数に反比例するようになり、またタップ数も各周波数
に対して一定となり、また２．５ＭＨｚプローブに対し
ては経済性を優先させた構成にでき、超音波診断装置の
使用状況に適合した構成となる。

【００５５】プローブ周波数に対する、実際の遅延線上
のタップ位置と遅延制御ブロックの外部遅延タップ入力
端子１〜１２との対応づけは、入力１、出力４のアナロ
グ・スイッチＳＷ１〜ＳＷ１２により行われ、例えば、
アナログ・スイッチＳＷ１〜ＳＷ１２の出力側１番端子
は７．５ＭＨｚプローブ、出力側２番端子は５．０ＭＨ
ｚプローブ、出力側３番端子は３．５ＭＨｚプローブ、
出力側４番端子は２．５ＭＨｚプローブに対するタップ
位置に接続すればよい。

【００５６】また、ＳＷ１側が遅延量が少く、ＳＷ１２
側が遅延量が増える方向とする。上記のように総遅延量
の比が４：４：３：２と変化することに対しては、遅延
制御ブロックの入力Ｅｉと小遅延線回路ＤＬ１〜ＤＬ４
との接続を変えてやればよい。すなわち、２．５ＭＨｚ
プローブと３．５ＭＨｚプローブに対してはアンプＡ１
を介し小遅延線回路ＤＬ４の入力（ＤＬ４の右端）に接
続し、５．０ＭＨｚプローブに対してはアンプＡ２を介
し小遅延線回路ＤＬ３の入力（ＤＬ３の右端）に接続
し、７．５ＭＨｚプローブに対してはアンプＡ３を介し
小遅延線回路ＤＬ２の入力（ＤＬ２の右端）に接続して
やればよい。

【００５７】この時アンプＡ１〜Ａ３は、プローブ周波
数に対応するアンプだけがＯＮ状態で、他はＯＦＦ状態
（ハイ・インピーダンス状態）になるか、入力側で信号
成分だけがカットされ直流分だけ出力されている状態に
なっていてもよい。またアナログ・スイッチを用いてア
ンプＡ１〜Ａ３の内の１個のアンプだけを選択するよう
にしてもよい。

【００５８】また、小遅延線回路ＤＬ３を使用しない
時、ＤＬ３の１１番端子よりＤＬ３の最終段のアンプを
ＯＦＦするように制御してもよい。また、小遅延線回路
ＤＬ４を使用しない時、ＤＬ４の１１番端子よりＤＬ４
の最終段のアンプをＯＦＦするように制御してもよい。
遅延制御ブロックＤＬＡの出力Ｅｏは小遅延線回路ＤＬ
１の出力（ＤＬ１の左端）からでている。

【００５９】また、遅延制御ブロックの入力Ｅｉと出力
Ｅｏは、各遅延制御ブロック同士を接続するための入出
力端子であり信号線一本で接続できる。図９も、第３の
態様において用いられる遅延制御ブロックの説明図であ
る。図８では、プローブ周波数に対する総遅延量の変化
を、小遅延線回路ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４の入
力の切換えで対処したが、図９では遅延制御ブロックの
出力と、小遅延線回路ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ４
の出力の切換えで対処している。

【００６０】即ち、この遅延制御ブロックの出力を、
２．５ＭＨｚプローブと３．５ＭＨｚプローブに対して
はアンプＡ１を介し小遅延線回路ＤＬ４の出力（ＤＬ４
の右端）に接続し、５．０ＭＨｚプローブに対してはア
ンプＡ２を介し小遅延線回路ＤＬ３の出力（ＤＬ３の右
端）に接続し、７．５ＭＨｚプローブに対してはアンプ
Ａ３を介し小遅延線回路ＤＬ２の出力（ＤＬ２の右端）
に接続してやればよい。

【００６１】また、遅延制御ブロックＤＬＡ’の入力Ｅ
ｉは小遅延回路ＤＬ１の入力（ＤＬ１の左端）に接続す
ればよい。ここで、各小遅延線回路ＤＬ１，ＤＬ２，Ｄ
Ｌ３，ＤＬ４は図８の場合と比べその左右を逆に図示し
ただけであり、その構成は図８の場合と同じでよい。他
のことは、図８の場合と同じである。

【００６２】このように、入力端子側、出力端子側のい
ずれでプローブ周波数に対応した切換えを行うこともで
きるが、以下では入力側で切換える例のみを説明するこ
ととする。図１０は、第３の態様において用いられる、
一定数の循環的に連続した遅延線のタップのまとまりを
組として選択できるようにした、遅延線とアナログ・ス
イッチにより構成される遅延制御回路の例である。入力
Ｅｉｎは、トランスデューサーの全素子数によりそのチ
ャンネル数が定まり、１対１に接続されている場合は、
全素子数とチャンネル数は等しくなる。Ｅａｐｏ信号と
入力Ｅｉｎとの間の位相制御回路又は遅延制御回路によ
り２素子以上の信号を加算して、信号線の数を減らす場
合もあるが、以下の説明には根本的な差異は生じないの
で、１対１に接続されている場合で説明を代表させる。
各マトリックススイッチＭＴＸｂは、８入力とすれば８
素子分の信号を処理できる。全素子数が１２８素子であ
れば、１６個のマトリックススイッチＭＴＸｂが必要と
なる。

【００６３】任意の隣りあった素子間の最大遅延量差を
（３／４）×λとすれば、８素子分で６λの遅延制御量
が必要となり、遅延制御ブロックＤＬＡのタップ端子１
〜１２のタップ間遅延量をλ／２とすると、マトリック
ススイッチＭＴＸｂ１個あたりで１２タップ分の制御が
必要となる。以上をまとめると、ｊ＝８，ｋ＝１６，ｍ
＝１２となる。

【００６４】また、マトリックススイッチＭＴＸａはｋ
＝１６より１６入力のマトリックススイッチとなり、出
力のチャンネル数は、プローブの遅延制御をするために
必要となる総遅延量により定められ、総遅延量を４８λ
とすれば、遅延制御ブロックＤＬＡ（（λ／２）×１２
タップ）は８個必要となり、ｐ＝８となる。但し、２．
５ＭＨｚプローブでは、遅延制御ブロックＤＬＡは（λ
／２）×８タップなので、総遅延量は３２λとなる。

【００６５】また任意のマトリックススイッチＭＴＸｂ
の任意の１入力に着目した時、この１入力は任意のマト
リックススイッチＭＴＸａを選択できる。またマトリッ
クススイッチＭＴＸａにより任意の遅延制御ブロックＤ
ＬＡを選択できる。このようにして任意のマトリックス
スイッチＭＴＸｂの任意の１入力は、遅延制御ブロック
ＤＬＡ１〜ＤＬＡ８上の任意のタップを選択することが
できる。

【００６６】また、マトリックススイッチＭＴＸａは、
遅延制御ブロックＤＬＡ上の連続したタップのまとまり
（例えば、ＤＬＡ１上のタップ１，２，…，１２；ＤＬ
Ａ１上のタップ３，４，…，１２とＤＬＡ２上のタップ
１，２；……；ＤＬＡ７上のタップ１２とＤＬＡ８上の
１，２，３，…，１１；ＤＬＡ８上のタップ１，２，
３，…，１１，１２）を組として循環的に選択できる。
但し、２．５ＭＨｚプローブでは、遅延制御ブロックＤ
ＬＡ上のタップ１〜８の循環的な選択となる。

【００６７】このような回路構造にすると、マトリック
ススイッチＭＴＸａ１から出た信号線は、他のマトリッ
クススイッチＭＴＸａ２〜ＭＴＸａ８から出た信号線と
交錯することなく、ＤＬＡ１，ＤＬＡ２，…，ＤＬＡ８
のタップ１に接続することができる。マトリックススイ
ッチＭＴＸａ２から出た信号線は、他のタップから出た
他のマトリックススイッチＭＴＸａ１，ＭＴＸＡ３〜Ｍ
ＴＸａ８から出た信号線と交錯することなく、ＤＬＡ
１，ＤＬＡ２，…，ＤＬＡ８のタップ２に接続すること
ができる。．．．．．．．．．．．．．．．．．．．マトリックススイッチＭＴＸａ１２から出た信号線は、
他のタップから出た他のマトリックススイッチＭＴＸａ
１〜ＭＴＸａ１１から出た信号線と交錯することなく、
ＤＬＡ１，ＤＬＡ２，…，ＤＬＡ８のタップ１２に接続
することができる。

【００６８】また、マトリックススイッチＭＴＸａとマ
トリックススイッチＭＴＸｂの接続法の例としては、図
５と同様でよい。また、ＤＬＡ１の出力Ｅｏからでた信
号Ｅｏｕｔが、遅延制御回路の最終出力となる。図１１
は第４の態様において用いられる遅延制御ブロックＤＬ
Ｂａの説明図である。

【００６９】市販されているマトリックススイッチの種
類、制御範囲からすると、各マトリックススイッチＭＴ
Ｘａ１〜ＭＴＸａｍ（図４参照）の出力端子数は８，１
２位がてごろであり、したがって遅延制御ブロック上の
タップ数も８，１２位がてごろである。ここでタップ数
１２の場合は今までの説明そのものであり容易に実現で
きるが、８タップの場合、かつＤＬ５を省略した場合
は、２．５ＭＨｚプローブで遅延制御ブロック上のタッ
プ数が変化（１２から８）するので、１２タップの遅延
制御ブロックを２枚使って８タップ×３系統のタップ群
として使おうとしても、上記の構成（図８参照）のまま
では２．５ＭＨｚプローブでは遅延制御ブロック上のタ
ップの９〜１２の４つのタップに信号がきていないので
不連続となる。そこで、ＳＷ９〜ＳＷ１２のあいている
出力端子４から、ＤＬＢａの外部に端子を出してやる。

【００７０】即ち、ＳＷ９の４番出力をＤＬＢａの外部
端子１３に、ＳＷ１０の４番出力をＤＬＢａの外部端子
１４に、ＳＷ１１の４番出力をＤＬＢａの外部端子１５
に、ＳＷ１２の４番出力をＤＬＢａの外部端子１６に出
してやる。他は図８の場合と同様である。

【００７１】図１２は、第４の態様において用いられる
遅延制御ブロックＤＬＢｂの説明図である。この遅延制
御ブロックＤＬＢｂは図１１に示す遅延制御ブロックＤ
ＬＢａと組合わせて使用するためのものであり、これら
２つの遅延制御ブロックＤＬＢａとＤＬＢｂを組合せる
ことにより８タップ×３系統のタップ群を持った遅延線
構造ＤＬＢを構成することができる。

【００７２】遅延制御ブロックＤＬＢｂでは２．５ＭＨ
ｚプローブに対する遅延タップだけ特殊な接続を行う。
即ち、遅延制御ブロックＤＬＢｂ内で２．５ＭＨｚプロ
ーブに対する最小遅延タップ位置（遅延量０）をＤＬＢ
ｂの外部端子１３に、第２遅延タップ位置（遅延量６×
ｔｄｅ）をＤＬＢｂの外部端子１４に、第３遅延タップ
位置（遅延量１２×ｔｄｅ）をＤＬＢｂの外部端子１５
に、第４遅延タップ位置（遅延量１８×ｔｄｅ）をＤＬ
Ｂｂの外部端子１６に、接続し、また第５遅延タップ位
置（遅延量２４×ｔｄｅ）をＤＬＢｂのＳＷ１の４番出
力に、第６遅延タップ位置（遅延量３０×ｔｄｅ）をＤ
ＬＢｂのＳＷ２の４番出力に、第７遅延タップ位置（遅
延量３６×ｔｄｅ）をＤＬＢｂのＳＷ３の４番出力に、
第８遅延タップ位置（遅延量４２×ｔｄｅ）をＤＬＢｂ
のＳＷ４の４番出力に出してやる。

【００７３】他は図８の場合と同様である。図１３は、
第４の態様において用いられる遅延線構造ＤＬＢの説明
図である。遅延制御ブロックＤＬＢａは遅延制御ブロッ
クＤＬＢｂと組合わせて使用し、これら２つの遅延制御
ブロックＤＬＢａとＤＬＢｂで８タップ×３系統のタッ
プ群をもった遅延線構造ＤＬＢを構成することができ
る。

【００７４】即ち、遅延制御ブロックＤＬＢａの端子１
３とＤＬＢｂの端子１３を、遅延制御ブロックＤＬＢａ
の端子１４とＤＬＢｂの端子１４を、遅延制御ブロック
ＤＬＢａの端子１５とＤＬＢｂの端子１５を、遅延制御
ブロックＤＬＢａの端子１６とＤＬＢｂの端子１６を接
続し、遅延制御ブロックＤＬＢａのタップ１〜８を遅延
線構造ＤＬＢのタップ端子１−１〜８−１に、遅延制御
ブロックＤＬＢａのタップ９〜１２を遅延線構造ＤＬＢ
のタップ端子１−２〜４−２に、遅延制御ブロックＤＬ
Ｂｂのタップ１〜４を遅延線構造ＤＬＢのタップ端子５
−２〜８−２に、遅延制御ブロックＤＬＢｂのタップ５
〜１２を遅延線構造ＤＬＢのタップ端子１−３〜８−３
に接続すればよい。

【００７５】また、遅延線構造ＤＬＢの外部入力端子Ｅ
ｉは遅延制御ブロックＤＬＢｂの入力端子Ｅｉに接続
し、遅延制御ブロックＤＬＢｂの出力端子Ｅｏは遅延制
御ブロックＤＬＢａの入力端子Ｅｉに接続し、遅延制御
ブロックＤＬＢの外部出力端子Ｅｏは遅延制御ブロック
ＤＬＢａの出力端子Ｅｏに接続する。

【００７６】このように接続すると、遅延線構造ＤＬＢ
のタップ端子１−１〜８−１は連続したタップのまとま
りとなる（タップ数＝８）。また、タップ端子１−２〜
８−２はタップ端子８−１の隣のタップから始まる次の
連続したタップのまとまりとなる。さらに、タップ端子
１−３〜８−３はタップ端子８−２の隣のタップから始
まる次の連続したタップのまとまりとなる。但し、２．
５ＭＨｚプローブでは、遅延線構造ＤＬＢは、１個で８
タップの遅延制御ブロック２個分であり、タップ端子１
−３〜８−３は使用しない。

【００７７】図１４は、第４の態様において用いられ
る、一定数の循環的に連続した遅延線のタップのまとま
りを組として選択できるようにした、遅延線とアナログ
・スイッチにより構成される遅延制御回路の例である。
入力Ｅｉｎは、トランスデューサの全素子数により、そ
のチャネル数が定まり、１対１に接続されている場合は
全素子数とチャンネル数は等しくなる。Ｅａｐｏ信号と
Ｅｉｎとの間の位相制御回路または遅延制御回路により
２素子以上の信号を加算して、信号線の数を減らす場合
もあるが、以下の説明には根本的な差異は生じないの
で、１対１に接続されている場合で説明を代表させる。
各マトリックススイッチＭＴＸｂは、８入力とすれば８
素子の信号を処理できる。全素子数が１２８素子であれ
ば、１６個のマトリックススイッチＭＴＸｂが必要とな
る。

【００７８】任意の隣あった素子間の最大遅延量差をλ
とすれば、８素子分で８λの遅延制御量が必要となり、
遅延制御ブロックＤＬＢａ，ＤＬＢｂのタップ素子１〜
１２のタップ間遅延量（１タップ分）をλとすると、マ
トリックススイッチＭＴＸｂ１個当たりで８タップ分の
制御が必要となる。以上をまとめると、ｊ＝８，ｋ＝１
６，ｍ＝８となる。

【００７９】また、マトリックススイッチＭＴＸａはｋ
＝１６より１６入力のマトリックススイッチとなり、出
力のチャネル数はプローブの遅延制御をするために必要
となる総遅延量により定められ、総遅延量を６４λとす
れば８タップの遅延制御ブロックを想定すると８個必要
となり、ｐ＝８となる。但し、２．５ＭＨｚプローブで
は、８タップの遅延制御ブロック６個分となり、総遅延
量は４８λとなる。

【００８０】ところで、遅延線構造ＤＬＢは、１個で８
タップの遅延制御ブロック３個分であるので、この遅延
線構造ＤＬＢは３個必要となる。但し、２．５ＭＨｚプ
ローブでは、遅延線構造ＤＬＢは、１個で８タップの遅
延制御ブロック２個分であるので、この場合も必要とな
る遅延線構造ＤＬＢは同じく３個である。尚、２．５Ｍ
Ｈｚプローブでは、遅延線構造ＤＬＢの１−３，２−
３，…，８−３タップは使用しないで、１−１，２−
１，……，８−１とタップ１−２，２−２，……，８−
２しかないものとして制御する必要がある。）また任意
のマトリックススイッチＭＴＸｂの任意の１入力に着目
した時、この１入力は任意のマトリックススイッチＭＴ
Ｘａを選択できる。またマトリックススイッチＭＴＸａ
により想定した８タップの遅延制御ブロックのうち任意
の１つを選択できる。このようにして任意のマトリック
ススイッチＭＴＸｂの任意の１入力は、遅延線構造ＤＬ
Ｂ内の任意の遅延タップを選択することができる。

【００８１】また、マトリックススイッチＭＴＸａは、
遅延線構造ＤＬＢ上の連続したタップのまとまり（例え
ば、ＤＬＢ１上のタップ１−１，２−１，……，８−
１；ＤＬＢ１上のタップ３−１，４−１，……，８−
１，１−２，２−２；……；ＤＬＢ２上のタップ１−
１，２−１，……，８−１；ＤＬＢ２上のタップ３−
１，４−１，……，８−１，１−２，２−２；……；Ｄ
ＬＢ３上のタップ１−１，２−１，……，８−１；ＤＬ
Ｂ３上のタップ３−１，４−１，……，８−１，１−
２，２−２；………………；ＤＬＢ３上のタップ１−
２，２−２，……，８−２）を組として循環的に選択で
きる。

【００８２】このような回路構造にすると、マトリック
ススイッチＭＴＸａ１から出た信号線は、他のマトリッ
クススイッチＭＴＸａ２〜ＭＴＸａ８から出た信号線と
交錯することなく、ＤＬＢ１，ＤＬＢ２，ＤＬＢ３のタ
ップ１−１，１−２，１−３に接続することができる。
マトリックススイッチＭＴＸａ２から出た信号線は、他
のマトリックススイッチＭＴＸａ１，ＭＴＸａ３〜ＭＴ
Ｘａ８から出た信号線と交錯することなく、ＤＬＢ１，
ＤＬＢ２，ＤＬＢ３のタップ２−１，２−２，２−３に
接続することができる。．．．．．．．．．．．．．．．．．マトリックススイッチＭＴＸａ８から出た信号線は、他
のマトリックススイッチＭＴＸａ１〜ＭＴＸａ７から出
た信号線と交錯することなく、ＤＬＢ１，ＤＬＢ２，Ｄ
ＬＢ３のタップ８−１，８−２，８−３に接続すること
ができる。

【００８３】また、マトリックススイッチＭＴＸａとマ
トリックススイッチＭＴＸｂとの接続法の例としては、
図５と同様でよい。また、ＤＬＢ１の出力Ｅｏから出た
信号Ｅｏｕｔが、遅延回路の最終出力となる。図１５
は、第５の態様において使用可能な小遅延線回路の接続
法の例を示した図であり、小遅延線回路の入力側でプロ
ーブ周波数に対する入力端子の切り換えを行う場合の図
である。

【００８４】市販されているマトリックススイッチの種
類、遅延制御範囲からすると、前述したように、遅延制
御ブロック上のタップ数は８，１２位がてごろであり、
１２タップの場合は今までの説明から容易に実現でき
る。また８タップの場合、かつＤＬ５を省略した場合
は、図１１〜図１４を参照して説明した方法により実現
できるが、ここではこれを小遅延線回路側で解決するこ
とを検討する。

【００８５】図１５（ａ）は７．５ＭＨｚプローブでの
接続法で、小遅延線回路ＤＬ１２はＤＬ１とＤＬ２を結
合したものである。ここで、小遅延線回路ＤＬ１２は、
必ずしも２つの小遅延線回路ＤＬ１とＤＬ２に分ける必
要はないが、このように分けることにより、後述の小遅
延線回路ＤＬ３が小遅延線回路ＤＬ１と同じ遅延線回路
で済むことになる。７．５ＭＨｚに対しては、図１５
（ａ）に示すように、２×ｔｄｅ毎にタップを出し、８
タップ分の遅延線となる。

【００８６】図１５（ｂ）は５．０ＭＨｚプローブでの
接続法で、小遅延線回路ＤＬ１，ＤＬ２，ＤＬ３を使用
する。小遅延線回路ＤＬ１，ＤＬ３は同一の小遅延線回
路でよい。５．０ＭＨｚに対しては、３×ｔｄｅ毎にタ
ップを出し、８タップ分の遅延線となる。図１５（ｃ）
は３．５ＭＨｚプローブでの接続法で、小遅延線回路Ｄ
Ｌ１，ＤＬ２，ＤＬ３，ＤＬ４を使用する。小遅延線回
路ＤＬ４は、６×ｔｄｅの小遅延線と２×ｔｄｅの小遅
延線に分かれていて、ここでは（６＋２）×ｔｄｅの遅
延線として使用する。３．５ＭＨｚに対しては、４×ｔ
ｄｅ毎にタップを出し、８タップ分の遅延線となる。

【００８７】図１５（ｄ）は２．５ＭＨｚプローブでの
接続法で、小遅延線回路ＤＬ１，ＤＬ２，ＤＬ３，ＤＬ
４を使用する。小遅延線回路ＤＬ４は、６×ｔｄｅの小
遅延線と２×ｔｄｅの小遅延線に分かれていて、ここで
は６×ｔｄｅの遅延線として使用する。２．５ＭＨｚに
対しては、６×ｔｄｅ毎にタップを出し、５タップ分の
遅延線となる。

【００８８】このように、２．５ＭＨｚプローブでは、
タップ数は減少するが、総遅延量は３．５ＭＨｚプロー
ブの場合の６％減程度であり、ほぼ同程度の開口まで使
用可能となる。３．５ＭＨｚと比較して、２．５ＭＨｚ
でもタップ数が一定になるような構成にすると、１．５
倍の総遅延量となり経済的でない。

【００８９】小遅延線回路ＤＬ４を２個の小遅延線に分
ける理由は、複数の遅延線を直列に接続する場合に終端
個所以外で接続すると遅延線内での信号の反射が大き
く、遅延線を何段か通過した後では特性の劣化がはなは
だしいからである。図１５では終端抵抗やバッファアン
プは図示していないが、少なくとも図１５に示した各小
遅延線回路毎に終端が行われることは言うまでもない。
図示してあるよりも更に細かく終端することはかまわな
いが、バッファアンプの増加と遅延線の増加、実装面よ
り最適点が定まる。

【００９０】図１６は第５の態様において用いられる遅
延制御ブロックＤＬＣの説明図であり、図１５の接続法
を具体的な回路図にしたものである。小遅延線回路ＤＬ
１２は２つの小遅延線回路ＤＬ１，ＤＬ２より構成さ
れ、これら２つの小遅延線回路ＤＬ１，ＤＬ２で２×８
個の同一遅延量ｔｄｅの遅延素子要素を含み、これらの
小遅延線回路ＤＬ１，ＤＬ２は、中間タップ（２〜６，
１３〜１７）の取出し位置が互いに異なるだけであり、
小遅延線回路ＤＬ３は小遅延線回路ＤＬ１と同じもので
あって、８個の同一遅延量ｔｄｅの遅延素子要素を含
み、小遅延線回路ＤＬ４は、６×ｔｄｅの小遅延線と２
×ｔｄｅの小遅延線に分かれており、２．５ＭＨｚプロ
ーブに対しては小遅延線回路ＤＬ１〜ＤＬ３と小遅延線
回路ＤＬ４の６×ｔｄｅの小遅延線までを６×ｔｄｅ遅
延量毎に５分割し、５タップの遅延線として使用可能
で、３．５ＭＨｚプローブに対しては小遅延線回路ＤＬ
１〜ＤＬ３と小遅延線回路ＤＬ４の（６＋２）×ｔｄｅ
の小遅延線までを４×ｔｄｅ遅延量毎に８分割し、８タ
ップの遅延線として使用可能で、５．０ＭＨｚプローブ
に対しては小遅延線回路ＤＬ１〜ＤＬ３とまでを３×ｔ
ｄｅ遅延量毎に８分割し、８タップの遅延線として使用
可能で、７．５ＭＨｚプローブに対しては小遅延線回路
ＤＬ１，ＤＬ２を２×ｔｄｅ遅延量毎に８分割し、８タ
ップの遅延線として使用可能である。

【００９１】このように構成すると、遅延制御ブロック
内での総遅延量の比は、２．５ＭＨｚプローブ対３．５
プローブ対５．０プローブ対７．５プローブで３．７
５：４：３：２となり、３．５ＭＨｚプローブから７．
５ＭＨｚプローブまではほぼプローブ周波数に反比例す
るようになり、またタップ数も３．５ＭＨｚプローブか
ら７．５ＭＨｚプローブまでは各周波数に対して一定と
なり、また２．５ＭＨｚプローブに対しては経済性を優
先させた構成にでき、超音波診断装置の使用状況に適合
した構成が自由にとれることとなる。

【００９２】プローブ周波数に対する、実際の遅延線上
のタップ位置と遅延制御ブロックの外部遅延タップ入力
端子１〜８との対応づけは、入力１、出力４のアナログ
・スイッチＳＷ１〜ＳＷ８により行われ、例えば、アナ
ログ・スイッチＳＷ１〜ＳＷ８の出力側１番端子は７．
５ＭＨｚプローブ、出力側２番端子は５．０ＭＨｚプロ
ーブ、出力側３番端子は３．５ＭＨｚプローブ、出力側
４番端子は２．５プローブに対するタップ位置に接続す
ればよい。

【００９３】また、ＳＷ１側が遅延量が少なく、ＳＷ８
側が遅延量が増える方向とする。前記総遅延量の比が
３．７５：４：３：２と変化することに対しては、遅延
制御ブロックの入力Ｅｉと小遅延線回路との接続を変え
てやればよい。即ち、２．５プローブに対してはアンプ
Ａ０を介し小遅延線回路ＤＬ４の３番端子に接続し、
３．５プローブに対してはアンプＡ１を介し小遅延線回
路ＤＬ４の入力（ＤＬ４の右端）に接続し、５．０プロ
ーブに対してはアンプＡ２を介し小遅延線回路ＤＬ３の
入力（ＤＬ３の右端）に接続し、７．５プローブに対し
てはアンプＡ３を介し小遅延線回路ＤＬ２の入力（ＤＬ
２の右端）に接続してやればよい。

【００９４】この時アンプＡ０〜Ａ３のうち、プローブ
周波数に対応するアンプだけがＯＮ状態で、他はＯＦＦ
状態（ハイ・インピーダンス状態）とするか入力側で信
号成分だけがカットされ直流分だけ出力されている状態
とする。アナログ・スイッチでアンプＡ０〜Ａ３の内の
１個のアンプだけを選択するようにしてもよい。また、
小遅延線回路ＤＬ３を使用しない時、この小遅延線回路
ＤＬ３の１１番端子より小遅延線回路ＤＬ３の最終段の
アンプをＯＦＦするようにしてもよい。

【００９５】また、小遅延線回路ＤＬ４を使用しない
時、この小遅延線回路ＤＬ４の１１番端子より小遅延線
回路ＤＬ４の最終段のアンプをＯＦＦするようにしても
よい。遅延制御ブロックＤＬＣの出力Ｅｏは小遅延線回
路ＤＬ１の出力（ＤＬ１の左端）からでている。また、
遅延制御ブロック入力Ｅｉと出力Ｅｏは、各遅延制御ブ
ロック同士を接続するための入出力端子であり、信号線
一本で接続できる。

【００９６】図１７は、第５の態様において用いられ
る、一定の循環的に連続した遅延線のタップのまとまり
を組として選択できるようにした、遅延線とアナログ・
スイッチにより構成される遅延制御回路の例を示した図
である。入力Ｅｉｎは、トランスデューサーの全素子数
によりそのチャネル数が定まり、１対１に接続されてい
れば、全素子数と全チャネル数は等しくなる。Ｅａｐｏ
信号と入力Ｅｉｎとの間の位相制御回路又は遅延制御回
路により２素子以上の信号を加算して信号線の数を減ら
す場合もあるが、以下の説明には根本的な差異は生じな
いので、１対１に接続されている場合で説明を代表させ
る。

【００９７】マトリックススイッチＭＴＸｂは、８入力
とすれば８素子の信号を処理できる。全素子数が１２８
素子であれば、１６個の入力マトリックススイッチＭＴ
Ｘｂが必要となる。任意の隣りあった素子間の最大遅延
量差をλとすれば、８素子分で８λの遅延制御量が必要
となり、遅延制御ブロックＤＬＣのタップ端子１〜８の
タップ間遅延量（１タップ分）をλとすると、マトリッ
クススイッチＭＴＸｂ１個あたりで８タップ分の制御が
必要となる。以上をまとめると、ｊ＝８，ｋ＝１６，ｍ
＝８となる。

【００９８】また、マトリックススイッチＭＴＸａは、
ｋ＝１６より１６入力のマトリックススイッチとなり、
出力のチャネル数はプローブの遅延制御をするために必
要となる総遅延量により決められ、総遅延量を６４λと
すれば８タップの遅延制御ブロックが８個必要となり、
ｐ＝８となる。但し２．５ＭＨｚプローブでは、５タッ
プの遅延制御ブロック８個分で、総遅延量は４０λとな
る。

【００９９】また任意のマトリックススイッチＭＴＸｂ
の任意の１入力に着目した時、この入力は任意のマトリ
ックススイッチＭＴＸａを選択できる。またマトリック
ススイッチＭＴＸａにより任意の遅延制御ブロックＤＬ
Ｃを選択できる。このようにして任意のマトリックスス
イッチＭＴＸｂの任意の１入力は、遅延制御ブロックＤ
ＬＣ１〜ＤＬＣ８上の任意のタップを選択することがで
きる。

【０１００】また、マトリックススイッチＭＴＸａは、
遅延制御ブロックＤＬＣ上の連続したタップのまとまり
（例えば、ＤＬＣ１上のタップ１，２，…，８；ＤＬＣ
１上のタップ３，４，…，８とＤＬＣ２上のタップ１，
２；…；ＤＬＣ７上のタップ８とＤＬＣ８上のタップ
１，２，…，７；ＤＬＣ８上のタップ１，２，３，…，
８）を組として循環的に選択できる。但し、２．５ＭＨ
ｚプローブでは、遅延制御ブロックＤＬＣ上のタップ１
〜５の循環的な選択となる。

【０１０１】このような回路構造にすると、マトリック
ススイッチＭＴＸａ１から出た信号線は、他のマトリッ
クススイッチＭＴＸａ２〜ＭＴＸａ８から出た信号線と
交錯することなく、ＤＬＣ１，ＤＬＣ２，…，ＤＬＣ８
のタップ１に接続することができる。マトリックススイ
ッチＭＴＸａ２から出た信号線は、他のマトリックスス
イッチＭＴＸａ１，ＭＴＸａ３〜ＭＴＸａ８から出た信
号線と交錯することなく、ＤＬＣ１，ＤＬＣ２，…，Ｄ
ＬＣ８のタップ２に接続することができる。．．．．．．．．．．．．．．．．マトリックススイッチＭＴＸａ８から出た信号線は、他
のマトリックススイッチＭＴＸａ１〜ＭＴＸａ７から出
た信号線と交錯することなく、ＤＬＣ１，ＤＬＣ２，
…，ＤＬＣ８のタップ８に接続することができる。

【０１０２】また、マトリックススイッチＭＴＸａとマ
トリックススイッチＭＴＸｂの接続法の例としては、図
５と同様でよい。また、ＤＬＣ１の出力Ｅｏからでた信
号Ｅｏｕｔが、遅延制御回路の最終出力となる。

【０１０３】

【発明の効果】以上詳細に説明したように、本発明の超
音波診断装置は、前述した構成を備えた複数の遅延制御
ブロックと、信号切替ブロックとを備えたため、各遅延
制御ブロックが遅延線の部分的なまとまりを構成し、信
号線の交錯はこの遅延制御ブロック内だけに限定され、
遅延制御ブロックどおしは１本の信号線で接続され、複
数の遅延制御ブロックを組合せることにより生じた周期
性を利用した配線が行われ、これらにより、全体として
信号線の交錯の少ないコンパクトな遅延制御回路が実現
される。

【図面の簡単な説明】

【図１】本発明の第１の超音波診断装置の第１の態様の
遅延制御ブロックの例を示した図である。

【図２】本発明の第２の超音波診断装置の第１の態様の
遅延制御ブロックの例を示した図である。

【図３】遅延制御回路前段部分の例を示した図である。

【図４】第１の態様における遅延制御回路の例を示した
図である。

【図５】マトリックススイッチＭＴＸａとマトリックス
スイッチＭＴＸｂの接続法を説明するための図である。

【図６】第３の態様における小遅延線回路ＤＬの一例を
示した図である。

【図７】第３の態様における小遅延線回路ＤＬの接続法
の例を示した図である。

【図８】第３の態様における遅延制御ブロックの例を示
した図である。

【図９】第３の態様における遅延制御ブロックの例を示
した図である。

【図１０】第３の態様における遅延制御回路の例を示し
た図である。

【図１１】第４の態様における遅延制御ブロックＤＬＢ
ａの例を示した図である。

【図１２】第４の態様における遅延制御ブロックＤＬＢ
ｂの例を示した図である。

【図１３】第４の態様における遅延線構造ＤＬＢの例を
示した図である。

【図１４】第４の態様における遅延制御回路の例を示し
た図である。

【図１５】第５の態様における小遅延線回路の接続法の
例を示した図である。

【図１６】第５の態様における遅延制御ブロックＤＬＣ
の例を示した図である。

【図１７】第５の態様における遅延制御回路の例を示し
た図である。

【図１８】超音波診断装置の概略構成図である。

【符号の説明】

１送信制御回路２−１〜２−ｎ超音波振動素子３−１〜３−ｎ送受信回路４アポダイジング回路群５制御回路６遅延制御回路７ログアンプ８表示器

Claims

【特許請求の範囲】

【請求項１】所定の形状に配列された複数の超音波振
動子により構成される超音波探触子から被検体内に超音
波を送信し該被検体内で反射された超音波を超音波振動
子で受信することにより複数の受信信号を得、該受信信
号を、該受信信号にそれぞれ、対応した遅延時間制御、
又は遅延時間制御及び位相制御を施すとともに互いに加
算する遅延制御回路に入力し、該遅延制御回路から出力
された加算信号に基づいて前記被検体内の像を表示する
超音波診断装置において、前記遅延制御回路が、前記超音波探触子の周波数に応じて定まる所定遅延量を
１遅延タップの間隔とする、前記周波数に応じて定まる
一定数の循環的に連続した前記遅延タップのまとまりを
組として選択できるようにした、遅延線とアナログ・ス
イッチを構成要素に持つ前記遅延制御回路であり、前記遅延制御回路内の遅延回路部分が適当なブロック数
の遅延制御ブロックに分かれていて、前記遅延制御ブロ
ックは前記受信信号を所定の単位遅延量だけ遅延させる
遅延素子要素の複数個よりなる入力端、出力端で終端さ
れた小遅延線回路が複数個互いに直列に接続された構造
を有し、又前記各遅延制御ブロック間を接続するための一つの外
部入力端子と一つの外部出力端子を持ち、その各遅延制
御ブロックが前記周波数に対応して、前記遅延制御ブロ
ック内部で小遅延線回路の入力側終端位置にある内部入
力端子の位置と前記外部入力端子との接続変更により、
その総遅延量が可変できるようになっていて、前記外部
入力端子と外部出力端子により前記各遅延制御ブロック
間を直列に接続し、前記各遅延制御ブロックは前記外部
入力端子と外部出力端子以外に前記遅延タップの入力端
子となる外部遅延タップ入力端子をもち、整数個の前記
遅延制御ブロックの前記外部遅延タップ入力端子の総和
が前記一定数の循環的に連続した遅延タップの数の整数
倍であるような構成になっている超音波診断装置。
【請求項２】所定の形状に配列された複数の超音波振
動子により構成される超音波探触子から被検体内に超音
波を送信し該被検体内で反射された超音波を超音波振動
子で受信することにより複数の受信信号を得、該受信信
号を、該受信信号にそれぞれ、対応した遅延時間制御、
又は遅延時間制御及び位相制御を施すとともに互いに加
算する遅延制御回路に入力し、該遅延制御回路から出力
された加算信号に基づいて前記被検体内の像を表示する
超音波診断装置において、前記遅延制御回路が、前記超音波探触子の周波数に応じて定まる所定遅延量を
１遅延タップの間隔とする、前記周波数に応じて定まる
一定数の循環的に連続した前記遅延タップのまとまりを
組として選択できるようにした、遅延線とアナログ・ス
イッチを構成要素に持つ前記遅延制御回路であり、前記遅延制御回路内の遅延回路部分が適当なブロック数
の遅延制御ブロックに分かれていて、前記遅延制御ブロ
ックは前記受信信号を所定の単位遅延量だけ遅延させる
遅延素子要素の複数個よりなる入力端、出力端で終端さ
れた小遅延線回路が複数個互いに直列に接続された構造
を有し、又前記各遅延制御ブロック間を接続するための一つの外
部入力端子と一つの外部出力端子を持ち、その各遅延制
御ブロックが前記周波数に対応して、前記遅延制御ブロ
ック内部で小遅延線回路の出力側終端位置にある内部出
力端子の位置と前記外部出力端子との接続変更により、
その総遅延量が可変できるようになっていて、前記外部
入力端子と外部出力端子により前記各遅延制御ブロック
間を直列に接続し、前記各遅延制御ブロックは前記外部
入力端子と外部出力端子以外に前記遅延タップの入力端
子となる外部遅延タップ入力端子をもち、整数個の前記
遅延制御ブロックの前記外部遅延タップ入力端子の総和
が前記一定数の循環的に連続した遅延タップの数の整数
倍であるような構成になっている超音波診断装置。
【請求項３】前記各遅延制御ブロックが、互いに直列
に接続された複数の前記小遅延線回路として、前記受信
信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複
数の前記遅延素子要素から構成された、後段側から順
に、２ｍ個の遅延素子要素からなる第１小遅延線回路、
ｍ個の遅延素子要素からなる第２小遅延線回路、ｍ個の
遅延素子要素からなる第３小遅延線回路、および２ｍ個
の遅延素子要素からなる第４小遅延線回路を備え、該各遅延制御ブロックが、前記超音波の周波数が２．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、前記第３小遅延
線回路、および前記第４小遅延線回路が遅延量６×ｔｄ
ｅ毎にｍ分割されたタップ数ｍの遅延線として使用さ
れ、前記超音波の周波数が３．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量４×ｔｄｅ毎にｍ分割されたタッ
プ数ｍの遅延線として使用され、前記超音波の周波数が５．０ＭＨｚの場合に、前記第１
小遅延線回路および前記第２小遅延線回路が遅延量３×
ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線として使用
され、かつ前記超音波の周波数が７．５ＭＨｚの場合
に、前記第１小遅延線回路が遅延量２×ｔｄｅ毎にｍ分
割されたタップ数ｍの遅延線として使用されるように構
成されてなることを特徴とする請求項１記載の超音波診
断装置。
【請求項４】前記各遅延制御ブロックが、互いに直列
に接続された複数の前記小遅延線回路として、前記受信
信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複
数の前記遅延素子要素から構成された、前段側から順
に、２ｍ個の遅延素子要素からなる第１小遅延線回路、
ｍ個の遅延素子要素からなる第２小遅延線回路、ｍ個の
遅延素子要素からなる第３小遅延線回路、および２ｍ個
の遅延素子要素からなる第４小遅延線回路を備え、該各遅延制御ブロックが、前記超音波の周波数が２．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、前記第３小遅延
線回路、および前記第４小遅延線回路が遅延量６×ｔｄ
ｅ毎にｍ分割されたタップ数ｍの遅延線として使用さ
れ、前記超音波の周波数が３．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量４×ｔｄｅ毎にｍ分割されたタッ
プ数ｍの遅延線として使用され、前記超音波の周波数が５．０ＭＨｚの場合に、前記第１
小遅延線回路および前記第２小遅延線回路が遅延量３×
ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線として使用
され、かつ前記超音波の周波数が７．５ＭＨｚの場合
に、前記第１小遅延線回路が遅延量２×ｔｄｅ毎にｍ分
割されたタップ数ｍの遅延線として使用されるように構
成されてなることを特徴とする請求項２記載の超音波診
断装置。
【請求項５】前記各遅延制御ブロックが、互いに直列
に接続された複数の前記小遅延線回路として、前記受信
信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複
数の前記遅延素子要素から構成された、ｍを３の倍数と
して、後段側から順に、２ｍ個の遅延素子要素からなる
第１小遅延線回路、ｍ個の遅延素子要素からなる第２小
遅延線回路、およびｍ個の遅延素子要素からなる第３小
遅延線回路を備え、該各遅延制御ブロックが、前記超音波の周波数が２．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量６×ｔｄｅ毎に２ｍ／３分割され
たタップ数２ｍ／３の遅延線として使用され、前記超音波の周波数が３．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量４×ｔｄｅ毎にｍ分割されたタッ
プ数ｍの遅延線として使用され、前記超音波の周波数が５．０ＭＨｚの場合に、前記第１
小遅延線回路および前記第２小遅延線回路が遅延量３×
ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線として使用
され、かつ前記超音波の周波数が７．５ＭＨｚの場合
に、前記第１小遅延線回路が遅延量２×ｔｄｅ毎にｍ分
割されたタップ数ｍの遅延線として使用されるように構
成されてなることを特徴とする請求項１記載の超音波診
断装置。
【請求項６】前記各遅延制御ブロックが、互いに直列
に接続された複数の前記小遅延線回路として、前記受信
信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複
数の前記遅延素子要素から構成された、ｍを３の倍数と
して、前段側から順に、２ｍ個の遅延素子要素からなる
第１小遅延線回路、ｍ個の遅延素子要素からなる第２小
遅延線回路、およびｍ個の遅延素子要素からなる第３小
遅延線回路を備え、該各遅延制御ブロックが、前記超音波の周波数が２．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量６×ｔｄｅ毎に２ｍ／３分割され
たタップ数２ｍ／３の遅延線として使用され、前記超音波の周波数が３．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量４×ｔｄｅ毎にｍ分割されたタッ
プ数ｍの遅延線として使用され、前記超音波の周波数が５．０ＭＨｚの場合に、前記第１
小遅延線回路および前記第２小遅延線回路が遅延量３×
ｔｄｅ毎にｍ分割されたタップ数ｍの遅延線として使用
され、かつ前記超音波の周波数が７．５ＭＨｚの場合
に、前記第１小遅延線回路が遅延量２×ｔｄｅ毎にｍ分
割されたタップ数ｍの遅延線として使用されるように構
成されてなることを特徴とする請求項２記載の超音波診
断装置。
【請求項７】前記第１小遅延線回路が、互いに直列に
接続された第１−１小遅延線回路および第１−２小遅延
線回路からなり、前記第１−１小遅延線回路、前記第１
−２小遅延線回路、前記第２小遅延線回路、および前記
第３小遅延線回路のそれぞれが、ｍを１２の倍数とし
て、ｍ個の同一の単位遅延量ｔｄｅの遅延素子要素から
構成されてなることを特徴とする請求項５又は６記載の
超音波診断装置。
【請求項８】前記遅延制御回路が、複数の前記遅延制
御ブロックに代えて、ｍを１２の奇数倍として、それぞ
れがｍ個の同一の単位遅延量ｔｄｅの遅延素子要素から
構成された、前記第１−１小遅延線回路、前記第１−２
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路を備えた前記遅延制御ブロック２個からな
る、２４の整数倍組のタップを有する、複数遅延線構造
を具備することを特徴とする請求項７記載の超音波診断
装置。
【請求項９】前記各遅延制御ブロックが、互いに直列
に接続された複数の前記小遅延線回路として、前記受信
信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる複
数の前記遅延素子要素から構成された、後段側から順
に、１６個の遅延素子要素からなる第１小遅延線回路、
８個の遅延素子要素からなる第２小遅延線回路、６個の
遅延素子要素からなる第３小遅延線回路、および２個の
遅延素子要素からなる第４小遅延線回路を備え、該各遅延制御ブロックが、前記超音波の周波数が２．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量６×ｔｄｅ毎に５分割されたタッ
プ数５の遅延線として使用され、前記超音波の周波数が３．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、前記第３小遅延
線回路、および前記第４小遅延線回路が遅延量４×ｔｄ
ｅ毎に８分割されたタップ数８の遅延線として使用さ
れ、前記超音波の周波数が５．０ＭＨｚの場合に、前記第１
小遅延線回路および前記第２小遅延線回路が遅延量３×
ｔｄｅ毎に８分割されたタップ数８の遅延線として使用
され、かつ前記超音波の周波数が７．５ＭＨｚの場合
に、前記第１小遅延線回路が遅延量２×ｔｄｅ毎に８分
割されたタップ数８の遅延線として使用されるように構
成されてなることを特徴とする請求項１記載の超音波診
断装置。
【請求項１０】前記各遅延制御ブロックが、互いに直
列に接続された複数の前記小遅延線回路として、前記受
信信号を互いに同一の単位遅延量ｔｄｅだけ遅延させる
複数の前記遅延素子要素から構成された、前段側から順
に、１６個の遅延素子要素からなる第１小遅延線回路、
８個の遅延素子要素からなる第２小遅延線回路、６個の
遅延素子要素からなる第３小遅延線回路、および２個の
遅延素子要素からなる第４小遅延線回路を備え、該各遅延制御ブロックが、前記超音波の周波数が２．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、および前記第３
小遅延線回路が遅延量６×ｔｄｅ毎に５分割されたタッ
プ数５の遅延線として使用され、前記超音波の周波数が３．５ＭＨｚの場合に、前記第１
小遅延線回路、前記第２小遅延線回路、前記第３小遅延
線回路、および前記第４小遅延線回路が遅延量４×ｔｄ
ｅ毎に８分割されたタップ数８の遅延線として使用さ
れ、前記超音波の周波数が５．０ＭＨｚの場合に、前記第１
小遅延線回路および前記第２小遅延線回路が遅延量３×
ｔｄｅ毎に８分割されたタップ数８の遅延線として使用
され、かつ前記超音波の周波数が７．５ＭＨｚの場合
に、前記第１小遅延線回路が遅延量２×ｔｄｅ毎に８分
割されたタップ数８の遅延線として使用されるように構
成されてなることを特徴とする請求項２記載の超音波診
断装置。