JPH05251690A - 半導体集積回路 - Google Patents

半導体集積回路

Info

Publication number
JPH05251690A
JPH05251690A JP4320650A JP32065092A JPH05251690A JP H05251690 A JPH05251690 A JP H05251690A JP 4320650 A JP4320650 A JP 4320650A JP 32065092 A JP32065092 A JP 32065092A JP H05251690 A JPH05251690 A JP H05251690A
Authority
JP
Japan
Prior art keywords
region
integrated circuit
semiconductor integrated
bipolar transistor
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP4320650A
Other languages
English (en)
Other versions
JP3175985B2 (ja
Inventor
Stephen W Byatt
ダブリュ．ベイヤット スティーブン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPH05251690A publication Critical patent/JPH05251690A/ja
Application granted granted Critical
Publication of JP3175985B2 publication Critical patent/JP3175985B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device
    • H01L29/7412—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode
    • H01L29/7416—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device the device being a diode the device being an antiparallel diode, e.g. RCT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
    • H01L29/7404—Thyristor-type devices, e.g. having four-zone regenerative action structurally associated with at least one other device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Thyristors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 高ゲート電流を必要とすることなく高保持電
流を達成できる半導体集積回路を得る。 【構成】 本回路はＰＮＰＮデバイス２と接合バイポー
ラトランジスタ１とを含み、そこにおいて前記トランジ
スタのコレクタ１０と同じ伝導形で前記コレクタ１０よ
りも高濃度にドープされた別の領域がそれらのデバイス
が互いに影響を及ぼし合うのを阻止している。接合バイ
ポーラトランジスタ１は少なくとも１０の電流利得を有
し、また少なくとも５０ボルトの逆方向降伏電圧を持つ
ベース・コレクタおよびベース・エミッタ接合を備えて
いる。本回路中にはＰＮダイオード３も使用することが
できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関する
ものであり、詳細には例えば落雷によって引き起こされ
る過渡電圧のような過渡的高電圧から電気伝送システム
を保護するのに特に適した半導体集積回路に関するもの
である。
【０００２】
【従来の技術】サイリスタ、すなわちゲート端子を備え
たＰＮＰＮデバイスは過渡電圧から電気伝送システムを
保護するために使用することができる。例えば電話シス
テムの信号ラインを分路するように接続されたサイリス
タは通常の状態では定電流、高インピーダンスの状態に
あり、ライン電圧をデバイスのゲート電圧よりも低くす
るような状態の変化が発生した場合には高電流、低イン
ピーダンスの状態へスイッチする。このため、サイリス
タはそれの外側のＰ形領域がそれの外側のＮ形領域に対
して正になり、それのゲート電極がそれの外側のＮ形領
域に対して正でないようにつながれている。
【０００３】信号ラインを分路するように接続されたサ
イリスタは、それがスイッチオンされた後にそれを低イ
ンピーダンス状態に保っておくためには一定のレベル以
上の電流を保持することを必要とするため、それを導通
させる信号ライン上の電圧発生の後は低電流、高インピ
ーダンスの状態へ復帰する。この電流はそのサイリスタ
に関する保持電流であって、そのサイリスタがそれをオ
ン状態へスイッチした過渡電圧の発生に続いて高インピ
ーダンス状態へ復帰することができるためには、信号ラ
インを通して得られる電流よりも大きくなければならな
い。
【０００４】サイリスタを高い保持電流を持つように設
計することは可能であるが、そのようなサイリスタは高
いゲート電流を必要とし、そのデバイスによって保護さ
れるシステムにおいて、そのデバイスが引き出す高いゲ
ート電流が多くの部品に対して損傷を与えるに十分高い
電圧までシステムの容量を充電することが起こり得る。
【０００５】本発明の第１の態様では、本発明はＰＮＰ
Ｎデバイスと、少なくとも５０ボルトの逆方向降伏電圧
を持つベース・コレクタおよびベース・エミッタ接合を
備え少なくとも１０の電流利得を持つ接合バイボーラト
ランジスタとを含む半導体集積回路であって、前記バイ
ポーラトランジスタのコレクタ領域を前記ＰＮＰＮデバ
イスの前記バイポーラトランジスタのコレクタ領域とは
逆の伝導形の外側領域へ接続する手段、前記バイポーラ
トランジスタのエミッタ領域を前記ＰＮＰＮデバイスの
前記バイポーラトランジスタのエミッタ領域とは逆の伝
導形の内側領域へ接続する手段、前記バイポーラトラン
ジスタのベース領域へつながれて前記集積回路のための
制御端子を構成する手段、前記ＰＮＰＮデバイスの各々
の外側領域へつながれて前記集積回路のための入力およ
び出力端子を構成する手段を含む半導体集積回路を提供
する。
【０００６】本発明は高いゲート電流を必要とせずに高
い保持電流を達成できる半導体集積回路を提供する。
【０００７】本発明の第２の態様では、本発明はＰＮＰ
Ｎデバイスを構成する第１の複数個のドープ領域、接合
バイポーラトランジスタを構成する第２の複数個のドー
プ領域、更に前記バイポーラトランジスタのコレクタ領
域と同じ伝導形で前記コレクタよりも高濃度にドープさ
れた別のドープ領域を含み、前記別のドープ領域が前記
第１の複数個のドープ領域を前記第２の複数個のドープ
領域から分離しており、また前記バイポーラトランジス
タのコレクタ領域を前記ＰＮＰＮデバイスの前記バイポ
ーラトランジスタのコレクタ領域とは逆の伝導形の外側
領域へ接続する手段、前記バイポーラトランジスタのエ
ミッタ領域を前記ＰＮＰＮデバイスの前記バイポーラト
ランジスタのエミッタ領域とは逆の伝導形の内側領域へ
接続する手段、前記バイポーラトランジスタのベース領
域へつながれて前記集積回路のための制御端子を構成す
る手段、前記ＰＮＰＮデバイスの各々の外側領域へつな
がれて前記集積回路のための入力および出力端子を構成
する手段を含む半導体集積回路を提供する。
【０００８】本発明はまた、ＰＮＰＮデバイスとバイポ
ーラトランジスタとを含み、前記トランジスタのコレク
タ領域と同じ伝導形で前記コレクタ領域よりも高濃度に
ドープされたドープ領域がそれらのデバイスが互いに影
響を及ぼし合うのを妨げるようになった半導体集積回路
を提供する。
【０００９】それぞれＰＮＰＮデバイスと接合バイポー
ラトランジスタとを構成する第１と第２の複数個のドー
プ領域を含む半導体集積回路において、前記接合バイポ
ーラトランジスタが少なくとも１０の電流利得を持ち、
ベース・コレクタおよびベース・エミッタ接合の逆方向
降伏電圧が少なくとも５０ボルトであることが望まし
い。
【００１０】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタの電流利得が１０な
いし１５０の範囲内にあることが望ましい。
【００１１】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタの電流利得が８０な
いし１２０の範囲内にあることが望ましい。
【００１２】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタのベース・エミッタ
接合の逆方向降伏電圧が５０ないし１２０ボルトの範囲
内にあることが望ましい。
【００１３】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタのベース・エミッタ
接合の逆方向降伏電圧が８０ないし１００ボルトの範囲
内にあることが望ましい。
【００１４】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタのベース・エミッタ
接合とベース・コレクタ接合とが本質的に互いに等しい
逆方向降伏電圧を有することが望ましい。
【００１５】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタのベース領域の深さ
がエミッタ領域の深さの数倍であることが望ましい。
【００１６】前記バイポーラトランジスタのベース領域
の深さがエミッタ領域の深さの１０倍のオーダであるこ
とが望ましい。
【００１７】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタのベース領域の不純
物濃度がコレクタ領域のそれの１．５ないし２．５倍の
範囲内にあることが望ましい。
【００１８】前記２つの半導体集積回路のいずれにおい
ても、前記バイポーラトランジスタがそれのベース領域
と同じ伝導形でベース領域よりも高濃度にドープされた
半導体材料のリングであって、前記ベース、コレクタ、
エミッタの各領域に共通な表面から前記コレクタ領域中
へ下方に延びているリングを含んでいることが望まし
い。
【００１９】望ましくは、両半導体集積回路はＰＮ接合
ダイオードを含み、そのダイオードのＰ形領域が前記Ｐ
ＮＰＮデバイスの内側Ｐ形領域につながり、またＮ形領
域が前記ＰＮＰＮデバイスの内側Ｎ形領域へつながって
おり、また前記両半導体集積回路は前記ＰＮＰＮデバイ
スのＮ形領域を前記ＰＮダイオードのＰ形領域へ接続す
る手段と、前記ＰＮＰＮデバイスのＰ形領域を前記ＰＮ
ダイオードのＮ形領域へ接続する手段とを含んでいる。
【００２０】望ましくは、前記ＰＮ接合ダイオードのＮ
形領域は、主たるＮ形バルクと、前記主たるＮ形バルク
よりも高濃度にドープされた付加的なＮ形本体とを含
み、前記主たるＮ形バルクが前記ＰＮＰＮデバイスの内
側Ｎ形領域よりも薄くなっている。
【００２１】前記２つの半導体集積回路のいずれにおい
ても、前記ＰＮＰＮデバイスの内側Ｐ形領域が前記ＰＮ
ＰＮデバイスの外側Ｎ形領域へ侵入する複数個の突出部
を含んでいることが望ましい。
【００２２】前記２つの半導体集積回路のいずれにおい
ても、前記ＰＮＰＮデバイスの内側Ｎ形領域は、主たる
Ｎ形バルクと、前記主たるＮ形バルクよりも高濃度にド
ープされた少なくとも１つの付加的Ｎ形本体とを含み、
そして前記または各々の付加的Ｎ形本体が前記ＰＮＰＮ
デバイスの外側Ｐ形領域に隣接していることが望まし
い。
【００２３】本発明はまた、上に定義されたような半導
体集積回路を２つ含む複合半導体集積回路であって、１
つの半導体ブロック中に作製され、前記ＰＮＰＮデバイ
スの外側Ｐ形領域が一緒につながれ、上に定義されたよ
うな複数個の半導体集積回路が１つのパッケージに収納
され、また上に定義された複合半導体集積回路の複数個
が１つのパッケージに収納されている複合半導体集積回
路を提供する。
【００２４】本発明の両態様に従う半導体集積回路につ
いて、一例として図面を参照しながら以下に説明する。
【００２５】
【実施例】図１を参照すると、本発明の半導体集積回路
はＮＰＮトランジスタ１を含み、それのコレクタ電極は
ＰＮＰＮデバイス２のアノード電極へつながれている。
ＮＰＮトランジスタ１のエミッタ電極はＰＮＰＮデバイ
ス２のゲート電極へつながれている。ＰＮＰＮデバイス
２のカソード電極はダイオード３のアノード電極へつな
がれ、ＰＮＰＮデバイス２のアノード電極はダイオード
３のカソード電極へつながれている。ＰＮＰＮデバイス
２のアノードおよびカソード電極は本集積回路の主要端
子であって、ＮＰＮトランジスタ１のベース電極は本集
積回路の制御端子である。
【００２６】ＮＰＮトランジスタ１は１００ボルト程度
のエミッタ・ベース逆方向降伏電圧と１００程度の電流
利得（ｈfe）とを持つ。ＮＰＮトランジスタ１はプレー
ナな構造を持ち、それの通常よりも高いエミッタ・ベー
ス逆方向降伏電圧は、ベース領域のドーピング濃度を従
来のプレーナトランジスタと比べて低くした構造によっ
て得られている。例えば、従来のプレーナ型のバイポー
ラトランジスタのベースが１０18ないし１０19原子／ｃ
ｍ3 のドーピングレベルを持つのに対して、ＮＰＮトラ
ンジスタ１のベース領域は１．１×１０16ないし２．２
×１０16原子／ｃｍ3 の間のドーピングレベルを有す
る。ＮＰＮトランジスタ１のエミッタおよびコレクタ領
域はそれぞれ１０21原子／ｃｍ3 および１０15原子／ｃ
ｍ3 オーダのドーピングレベルを有し、これらは従来の
プレーナ型バイポーラトランジスタの平均的なレベルに
等しい。これらのドーピングレベルはデバイス表面での
値である。ＮＰＮトランジスタ１のベース・コレクタ接
合もまた、１００ボルト程度の逆方向降伏電圧を持つ。
【００２７】図２を参照すると、本集積回路デバイスの
ＮＰＮバイポーラプレーナトランジスタは長方形の半導
体ブロック中に形成されており、Ｎ形コレクタ本体１
０、Ｐ形ベース本体１１、Ｎ形エミッタ本体１２、そし
てＰ形ベース本体１１とＮ形コレクタ本体１０との間
の、ＮＰＮバイポーラプレーナトランジスタのコレク
タ、ベースおよびエミッタ本体に共通な表面に位置する
Ｐ+ 形リング１３を含んでいる。Ｎ形エミッタ本体１２
の深さは５ミクロン程度で、Ｐ形ベース本体１１の深さ
は５０ミクロン程度であり、すなわちベース本体の深さ
がＮ形エミッタ本体１２の深さの１０倍程度になってい
る。既に述べたように、Ｐ形ベース本体１１の不純物濃
度は１．１×１０16ないし２．２×１０16原子／ｃｍ3
の間にある。１．５×１０16原子／ｃｍ3 というベース
不純物レベルは１００ボルト程度のベース・エミッタ逆
方向降伏電圧を与える。これに対して、１０18原子／ｃ
ｍ3 オーダのベース不純物レベルを有する従来のプレー
ナトランジスタは１２ボルト程度のベース・エミッタ逆
方向降伏電圧しか持たない。このＮＰＮバイポーラトラ
ンジスタのＰ形ベース領域は従来のプレーナトランジス
タのそれよりも約５倍程度深くなっており、本トランジ
スタは１００程度の電流利得を有する。
【００２８】本ＰＮＰＮデバイスは半導体材料の長方形
のブロック中に形成され、それは高濃度にドープされた
Ｎ形領域４０によってＮＰＮバイポーラトランジスタか
ら分離されている。ＰＮＰＮデバイスは、外側Ｐ形アノ
ード本体２０、内側Ｎ形本体２１、内側Ｐ形本体２２、
そして外側Ｎ形カソード本体２３を含む。Ｐ形カソード
本体２２からの複数個の突出部２４がＮ形カソード本体
２３中へ侵入している。
【００２９】ＮＰＮバイポーラトランジスタが形成され
ているブロックの（外観的に）下側表面に沿って高濃度
にドープされたＮ形（Ｎ+ ）領域４０が走っており、Ｎ
ＰＮバイポーラトランジスタのコレクタ本体１０と接触
し、コレクタ本体１０およびＰＮＰＮデバイスの内側Ｎ
形本体２１と接触しながら半導体集積回路の上側表面へ
向かって（外観的に）上方へつながっている。
【００３０】ＰＮ接合ダイオードもまた半導体材料の長
方形のブロック中に形成され、そのブロックはＰＮＰＮ
デバイスが作製されているブロックにつながっている。
ＰＮダイオードのアノード電極はＰＮＰＮデバイスのＰ
形本体２２の延長３２であり、ＰＮダイオードのカソー
ド電極はＰＮＰＮデバイスの内側Ｎ形領域２１の延長３
１である。ＰＮダイオードはまた、Ｎ形延長３１によっ
てＰ形延長３２から分離されたＮ+ 形本体３０を含んで
いる。Ｎ+ 形本体３０は領域２１と比較してＮ形延長３
１の厚さを低減化している。
【００３１】本半導体集積回路はそれの（図面で見て）
下面上に金属化層６０を含んでおり、それはＰＮＰＮデ
バイスのＰ形アノード本体２０、ＰＮダイオードのＮ+
形本体３０、そして実質的にＮＰＮトランジスタのＮ形
コレクタ本体への接続として働くＮ+ 形本体４０を一緒
につないでいる。本半導体集積回路はまた、それの（図
面で見て）上面上に金属化層１５を含んでおり、それは
トランジスタのＮ+ 形エミッタ本体１２をＰＮＰＮデバ
イスの内側Ｐ形本体２２へつないでいる。更に別の金属
化層１４がＮＰＮトランジスタのＰ形ベース本体への接
続を提供している。
【００３２】ＮＰＮトランジスタのＮ形コレクタ本体１
０をＰＮＰＮデバイスの内側Ｎ形本体２１から分離して
いるＮ+ 形領域４０はＮ形コレクタ本体１０および内側
Ｎ形本体２１の両方から可動電荷キャリアを吸収するよ
うに働き、それによってこれら２つの本体間の交差結合
を阻止する。
【００３３】Ｎ+ 形本体３０はＮ形本体３１の深さを制
御するように働く。Ｎ+ 形本体３０を深くすることに付
随してＮ形本体２１が浅くなるため、ＰＮダイオードの
スイッチ速度が向上する。
【００３４】Ｎ+ 形カソード本体２３中へ侵入するＰ形
本体２２の突出部２４はＰＮＰＮデバイスの保持電流を
増大させる効果を持つ。これは、ＰＮＰＮデバイスとＰ
Ｎダイオードとがそれらの共通の（図面で見て）上表面
上に共用の金属化層２５を有し、そのため本体２２と２
３の接合位置で何らかの短絡が生ずるためである。突出
部２４の数を増大させることによってデバイスの保持電
流を増大させることができる。
【００３５】本半導体集積回路中に含まれるＰＮダイオ
ードはあったほうがよいが、省略することもできる。
【００３６】図３を参照すると、本複合半導体集積回路
は、図１および図２に示された集積回路を２つ含んでい
る。本複合半導体集積回路において、第１のＰＮＰＮデ
バイス５０は第２のＰＮＰＮデバイス５１とアノード同
志をつながれ、第１のＰＮダイオード５２は第２のＰＮ
ダイオード５３とカソード同志をつながれ、また第１の
ＮＰＮトランジスタ５４は第２のＮＰＮトランジスタ５
５とコレクタ同志をつながれている。トランジスタ５４
と５５のコレクタ、ＰＮダイオード５２と５３のカソー
ド、そしてＰＮＰＮデバイス５０と５１のアノードは互
いにつながれている。トランジスタ５４のエミッタはＰ
ＮＰＮデバイス５０のゲートへつながれ、トランジスタ
５５のエミッタはＰＮＰＮデバイス５１のゲートへつな
がれている。ＰＮＰＮデバイス５０のカソードはＰＮダ
イオード５２のアノードと電話システムの第１の信号ラ
イン５６とつながれ、またＰＮＰＮデバイス５１のカソ
ードはＰＮダイオード５３のアノードと電話システムの
信号ライン５７とへつながれている。トランジスタ５４
と５５のベースは一緒に、電話システムに所属する加入
者ライン・インターフェース回路（ＳＬＩＣ）の負の電
圧供給端子１００へつながれている。このシステムの電
圧供給ラインの容量はコンデンサ５８で示されている。
【００３７】通常動作において、信号ライン５６と５７
とはシステムの負の電圧供給端子と本質的に同じ電圧に
あって、トランジスタ５４と５５はスイッチオフの状態
にある。第１の信号ライン５６上に発生する負の方向へ
の過渡的電圧はＰＮＰＮデバイス５０をトリガし、それ
は低インピーダンス状態へスイッチして、第１の信号ラ
イン５６をシステムのアース端子５９へつないでその擾
乱をクエンチする。ＮＰＮトランジスタ５４は、それが
低インピーダンス状態にある時、ＰＮＰＮデバイス５０
のゲート電流を供給する。ＰＮＰＮデバイス５１は第２
の信号ライン５７上の負の方向への過渡的電圧をクエン
チするように働く。正の方向への過渡的電圧はダイオー
ド５２および５３によってクエンチされる。
【００３８】トランジスタ５４および５５を用いること
によって、ＰＮＰＮデバイス５０および５１のゲート電
流を供給でき、またシステムの負の電圧供給端子１００
から引き出される電流をトランジスタ５４および５５の
ベース電流に制限できる。過渡的擾乱に応答して負の電
圧供給端子１００から引き出される電流はコンデンサ５
８を負に充電し、１００ｍＡオーダの電流の引き出しは
コンデンサ５８において、ＳＬＩＣへ供給される最大定
格を越える電圧を引き起こすに十分な電圧変化をもたら
すであろう。高保持電流ＰＮＰＮデバイスは１５０ｍＡ
オーダの保持電流と１００ｍＡオーダのゲート電流を持
つことが期待され、従って、トランジスタを含まないＰ
ＮＰＮデバイスの使用はコンデンサ５８に蓄積される電
荷によるＳＬＩＣの破壊につながるであろう。
【００３９】通常動作において、トランジスタ５４およ
び５５のコレクタ端子は０ボルトに保たれ、トランジス
タ５４および５５の両接合は供給電圧である約５０ボル
トの逆電圧に曝される。少なくとも５０ボルトに耐えら
れる接合を備えたトランジスタを使用することは、トラ
ンジスタが損傷を受けないことを保証し、ダイオード保
護を不要にする。
【００４０】図２を参照すると、Ｎ+ 形領域４０はＮＰ
ＮバイポーラトランジスタとＰＮＰＮデバイスとの間の
交差結合を阻止するように働く。すなわち、Ｎ+ 形領域
４０は電荷が一方のデバイスから他方のデバイスへ影響
を与えないように働く。より詳細には、それは半導体集
積回路が電圧過渡によって導通状態になった後に、急峻
にスイッチオフすることに失敗する機会を低減化する働
きを持つ。
【００４１】高濃度にドープされたＰ形リング１３は、
比較的低濃度にドープされたベース周りの、ＮＰＮバイ
ポーラトランジスタの本体１１への表面チャネル電流を
阻止する働きを持つ。
【図面の簡単な説明】
【図１】半導体集積回路の回路図。
【図２】半導体集積回路の縦断面の鳥瞰図。
【図３】電話線に接続された複合半導体集積回路の回路
図。
【符号の説明】
１ ＮＰＮトランジスタ ２ ＰＮＰＮデバイス ３ ＰＮダイオード １０ Ｎ形コレクタ本体 １１ Ｐ形ベース本体 １２ Ｎ形エミッタ本体 １３ Ｐ+ 形リング １４ 金属化層 １５ 金属化層 ２０ 外側Ｐ形アノード本体 ２１ 内側Ｎ形本体 ２２ 内側Ｐ形本体 ２３ 外側Ｎ形カソード本体 ２４ 突出部 ２５ 共用金属化層 ３０ Ｎ+ 形本体 ３１ Ｎ形延長部 ３２ Ｐ形本体延長部 ４０ Ｎ+ 形領域 ５０ 第１のＰＮＰＮデバイス ５１ 第２のＰＮＰＮデバイス ５２ 第１のＰＮダイオード ５３ 第２のＰＮダイオード ５４ 第１のＮＰＮトランジスタ ５５ 第２のＮＰＮトランジスタ ５６ 第１の信号ライン ５７ 第２の信号ライン ５８ コンデンサ ５９ アース端子 ６０ 金属化層 １００ 負の電圧供給端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 21/331 29/73

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 ＰＮＰＮデバイスと、少なくとも５０ボ
    ルトの逆方向降伏電圧のベース・コレクタおよびベース
    ・エミッタ接合を備え、少なくとも１０の電流利得を有
    する接合バイポーラトランジスタとを含む半導体集積回
    路であって、前記バイポーラトランジスタのコレクタ領
    域を前記ＰＮＰＮデバイスの前記バイポーラトランジス
    タのコレクタ領域とは逆の伝導形の外側領域へ接続する
    手段、前記バイポーラトランジスタのエミッタ領域を前
    記ＰＮＰＮデバイスの前記バイポーラトランジスタのエ
    ミッタ領域とは逆の伝導形の内側領域へ接続する手段、
    前記バイポーラトランジスタのベース領域へつながれて
    前記集積回路のための制御端子を構成する手段、前記Ｐ
    ＮＰＮデバイスの各々の外側領域へつながれて前記集積
    回路のための入力および出力端子を構成する手段を含む
    半導体集積回路。
  2. 【請求項２】 半導体集積回路であって、ＰＮＰＮデバ
    イスを構成する第１の複数個のドープ領域、接合バイポ
    ーラトランジスタを構成する第２の複数個のドープ領
    域、更に前記バイポーラトランジスタのコレクタ領域と
    同じ伝導形で前記コレクタよりも高濃度にドープされた
    別のドープ領域を含み、前記別のドープ領域が前記第１
    の複数個のドープ領域を前記第２の複数個のドープ領域
    から分離しており、また前記バイポーラトランジスタの
    コレクタ領域を前記ＰＮＰＮデバイスの前記バイポーラ
    トランジスタのコレクタ領域とは逆の伝導形の外側領域
    へ接続する手段、前記バイポーラトランジスタのエミッ
    タ領域を前記ＰＮＰＮデバイスの前記バイポーラトラン
    ジスタのエミッタ領域とは逆の伝導形の内側領域へ接続
    する手段、前記バイポーラトランジスタのベース領域へ
    つながれて前記集積回路のための制御端子を構成する手
    段、前記ＰＮＰＮデバイスの各々の外側領域へつながれ
    て前記集積回路のための入力および出力端子を構成する
    手段を含む半導体集積回路。
  3. 【請求項３】 請求項２記載の半導体集積回路であっ
    て、前記接合バイポーラトランジスタが、少なくとも１
    ０の電流利得を有し、また少なくとも５０ボルトの逆方
    向降伏電圧を持つベース・コレクタおよびベース・エミ
    ッタ接合を備えている半導体集積回路。
  4. 【請求項４】 請求項３記載の半導体集積回路であっ
    て、前記バイポーラトランジスタの電流利得が１０ない
    し１５０の範囲内にある半導体集積回路。
  5. 【請求項５】 請求項４記載の半導体集積回路であっ
    て、前記バイポーラトランジスタの電流利得が８０ない
    し１２０の範囲内にある半導体集積回路。
  6. 【請求項６】 請求項３記載の半導体集積回路であっ
    て、前記バイポーラトランジスタが５０ないし１２０ボ
    ルトの逆方向降伏電圧を持つベース・エミッタ接合を備
    えている半導体集積回路。
  7. 【請求項７】 請求項６記載の半導体集積回路であっ
    て、前記バイポーラトランジスタが８０ないし１００ボ
    ルトの逆方向降伏電圧を持つベース・エミッタ接合を備
    えている半導体集積回路。
  8. 【請求項８】 請求項３記載の半導体集積回路であっ
    て、前記バイポーラトランジスタが本質的に互いに等し
    い逆方向降伏電圧を持つベース・エミッタ接合とベース
    ・コレクタ接合とを備えている半導体集積回路。
  9. 【請求項９】 請求項３記載の半導体集積回路であっ
    て、前記バイポーラトランジスタのベース領域がエミッ
    タ領域よりも数倍深い深さを有している半導体集積回
    路。
  10. 【請求項１０】 請求項９項記載の半導体集積回路であ
    って、前記バイポーラトランジスタのベース領域がエミ
    ッタ領域よりも１０倍のオーダ深い深さを有している半
    導体集積回路。
  11. 【請求項１１】 請求項３記載の半導体集積回路であっ
    て、前記バイポーラトランジスタのベース領域がエミッ
    タ領域の不純物濃度の１．５ないし２．５倍の不純物濃
    度を有し、両者共に限界値を有している半導体集積回
    路。
  12. 【請求項１２】 請求項３記載の半導体集積回路であっ
    て、前記バイポーラトランジスタが、それのベース領域
    と同じ伝導形でベース領域よりも高濃度にドープされた
    半導体材料のリングであって、前記ベース、コレクタ、
    そしてエミッタに共通な表面から前記コレクタ中へ下方
    に延びているリングを含んでいる半導体集積回路。
  13. 【請求項１３】 請求項３記載の半導体集積回路であっ
    て、ＰＮ接合ダイオードであって、それのＰ形領域が前
    記ＰＮＰＮデバイスの内側Ｐ形領域につながり、それの
    Ｎ形領域が前記ＰＮＰＮデバイスの内側Ｎ形領域につな
    がったＰＮ接合ダイオードを含み、更に前記ＰＮＰＮデ
    バイスのＮ形領域を前記ＰＮダイオードのＰ形領域へ接
    続する手段、前記ＰＮＰＮデバイスのＰ形領域を前記Ｐ
    ＮダイオードのＮ形領域へ接続する手段を含む半導体集
    積回路。
  14. 【請求項１４】 請求項１３記載の半導体集積回路であ
    って、前記ＰＮ接合ダイオードのＮ形領域が、主たるＮ
    形バルクと、前記主たるＮ形バルクよりも高濃度にドー
    プされた付加的なＮ形本体とを含み、前記主たるＮ形バ
    ルクが前記ＰＮＰＮデバイスの内側Ｎ形領域よりも薄く
    なっている半導体集積回路。
  15. 【請求項１５】 請求項３記載の半導体集積回路であっ
    て、前記ＰＮＰＮデバイスの内側Ｐ形領域が前記ＰＮＰ
    Ｎデバイスの外側Ｎ形領域中へ侵入する複数個の突出部
    を含んでいる半導体集積回路。
  16. 【請求項１６】 請求項１記載の半導体集積回路であっ
    て、前記ＰＮＰＮデバイスの内側Ｎ形領域が、主たるＮ
    形バルクと、前記主たるＮ形バルクよりも高濃度にドー
    プされた少なくとも１つの付加的Ｎ形本体とを含み、そ
    して少なくとも１つの付加的Ｎ形本体が前記ＰＮＰＮデ
    バイスの外側Ｐ形領域に隣接している半導体集積回路。
  17. 【請求項１７】 請求項３記載の半導体集積回路を２つ
    含む複合半導体集積回路であって、１つの半導体ブロッ
    ク中に作製され、前記ＰＮＰＮデバイスの外側Ｐ形領域
    が一緒につながれている複合半導体集積回路。
  18. 【請求項１８】 請求項３記載の半導体集積回路を複数
    個含む複数半導体集積回路であって、１つのパッケージ
    に収納された複数半導体集積回路。
  19. 【請求項１９】 請求項１７記載の複合半導体集積回路
    を複数個含む複数の複合半導体集積回路であって、１つ
    のパッケージに収納された複数の複合半導体集積回路。
JP32065092A 1991-12-30 1992-11-30 半導体集積回路 Expired - Lifetime JP3175985B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GB91274761 1991-12-30
GB919127476A GB9127476D0 (en) 1991-12-30 1991-12-30 A semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JPH05251690A true JPH05251690A (ja) 1993-09-28
JP3175985B2 JP3175985B2 (ja) 2001-06-11

Family

ID=10706887

Family Applications (1)

Application Number Title Priority Date Filing Date
JP32065092A Expired - Lifetime JP3175985B2 (ja) 1991-12-30 1992-11-30 半導体集積回路

Country Status (5)

Country Link
US (1) US5304823A (ja)
EP (1) EP0550198B1 (ja)
JP (1) JP3175985B2 (ja)
DE (1) DE69231091T2 (ja)
GB (1) GB9127476D0 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2734114B1 (fr) * 1995-05-12 1997-07-25 Sgs Thomson Microelectronics Composant de protection sensible de circuit d'interface de lignes d'abonnes
FR2734113B1 (fr) * 1995-05-12 1997-07-25 Sgs Thomson Microelectronics Composant de protection complet de circuit d'interface de lignes d'abonnes
FR2773265B1 (fr) * 1997-12-30 2000-03-10 Sgs Thomson Microelectronics Circuit de protection d'interface d'abonnes
DE102005029867B3 (de) * 2005-06-27 2007-02-22 Siemens Ag Schutzschaltung in einer Einrichtung zur Einkopplung von Fernspeisespannungen
US8530964B2 (en) * 2011-12-08 2013-09-10 Infineon Technologies Ag Semiconductor device including first and second semiconductor elements
US8901647B2 (en) 2011-12-08 2014-12-02 Infineon Technologies Ag Semiconductor device including first and second semiconductor elements
EP4128359B8 (en) 2020-03-31 2023-12-20 Hitachi Energy Ltd Power semiconductor device comprising a thyristor and a bipolar junction transistor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5942990B2 (ja) * 1977-03-26 1984-10-18 三菱電機株式会社 半導体スイツチ
US4529998A (en) * 1977-12-14 1985-07-16 Eaton Corporation Amplified gate thyristor with non-latching amplified control transistors across base layers
JPS56112751A (en) * 1980-02-13 1981-09-05 Toshiba Corp Switching element
US4797720A (en) * 1981-07-29 1989-01-10 American Telephone And Telegraph Company, At&T Bell Laboratories Controlled breakover bidirectional semiconductor switch
SE431381B (sv) * 1982-06-03 1984-01-30 Asea Ab Tvapoligt overstromsskydd
DE3234092A1 (de) * 1982-09-14 1984-03-15 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung fuer den ueberspannungsschutz einer monolithisch integrierten bipolaren halbleiterschaltung
GB8305878D0 (en) * 1983-03-03 1983-04-07 Texas Instruments Ltd Starter circuit
FR2566582B1 (fr) * 1984-06-22 1987-02-20 Silicium Semiconducteur Ssc Dispositif bidirectionnel de protection declenche par avalanche
FR2598043A1 (fr) * 1986-04-25 1987-10-30 Thomson Csf Composant semiconducteur de protection contre les surtensions et surintensites
AR240631A1 (es) * 1986-06-06 1990-06-30 Siemens Ag Disposicion de circuito para proteger circuitos electronicos de interfase de circuitos de conexion de abonado de una red telefonica tiempo-multiplex digital
JPH01133414A (ja) * 1987-11-18 1989-05-25 Mitsubishi Electric Corp カスコードＢｉＭＯＳ駆動回路
GB2218872B (en) * 1988-05-19 1992-01-29 Texas Instruments Ltd Improvements in and relating to overvoltage protectors
US4868703A (en) * 1989-02-06 1989-09-19 Northern Telecom Limited Solid state switching device

Also Published As

Publication number Publication date
GB9127476D0 (en) 1992-02-19
JP3175985B2 (ja) 2001-06-11
DE69231091T2 (de) 2000-09-14
DE69231091D1 (de) 2000-06-29
US5304823A (en) 1994-04-19
EP0550198B1 (en) 2000-05-24
EP0550198A1 (en) 1993-07-07

Similar Documents

Publication Publication Date Title
KR101394913B1 (ko) 트렌치 소자분리를 사용한 래치업 없는 버티컬 ｔｖｓ 다이오드 어레이 구조
US6919603B2 (en) Efficient protection structure for reverse pin-to-pin electrostatic discharge
US4626882A (en) Twin diode overvoltage protection structure
EP0745275B1 (en) Diode device to protect metal-oxide-metal capacitors
US7019338B1 (en) Subscriber interface protection circuit
US4027325A (en) Integrated full wave diode bridge rectifier
US3609413A (en) Circuit for the protection of monolithic silicon-controlled rectifiers from false triggering
USRE35854E (en) Programmable protection circuit and its monolithic manufacturing
US5828089A (en) Full protection component for a subscriber line interface circuit
EP0589963B1 (en) A semiconductor component for transient voltage limiting
JP3175985B2 (ja) 半導体集積回路
CA1179406A (en) Protection circuit for integrated circuit devices
US7023029B1 (en) Complementary vertical SCRs for SOI and triple well processes
US5684322A (en) Sensitive protection component for a subscriber line interface circuit
US5138413A (en) Piso electrostatic discharge protection device
US6690069B1 (en) Low voltage complement ESD protection structures
US4309715A (en) Integral turn-on high voltage switch
US6147852A (en) Device for protecting an integrated circuit against electrostatic discharges
GB2218872A (en) Overvoltage protectors
JPH1117198A (ja) 集積ｍｏｓパワー・トランジスタを含むコンポーネントのロジック・ウエルの保護
US11594530B2 (en) Semiconductor device
KR0168323B1 (ko) 집적회로
KR0169360B1 (ko) 반도체 장치의 보호 소자
CA1097408A (en) Inverter in an integrated injection logic structure
KR930014954A (ko) 싱글칩으로 구성된 4단자 혼성소자 및 그 제조방법

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090406

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090406

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100406

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110406

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120406

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 12

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130406

Year of fee payment: 12