JPH05250138A - 信号出力方法およびそれを実現する信号出力回路 - Google Patents
信号出力方法およびそれを実現する信号出力回路Info
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- JPH05250138A JPH05250138A JP4048594A JP4859492A JPH05250138A JP H05250138 A JPH05250138 A JP H05250138A JP 4048594 A JP4048594 A JP 4048594A JP 4859492 A JP4859492 A JP 4859492A JP H05250138 A JPH05250138 A JP H05250138A
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Abstract
(57)【要約】
【目的】 １ワードに含まれる総ビット数や無効ビット
数の設定を省略する。 【構成】 シフト・レジスタ１５に保持されている信号
の出力を、入力信号ＩＮに同期した入力ワード・クロッ
ク信号ＩＷＣの変化点で開始し、入力ワード・クロック
信号ＩＷＣの変化点から、ちょうど有効ビット数ＮVB分
のビット・クロック信号ＢＣの立ち上がりまたは立ち下
がり変化点が現れるところで出力ワード・クロック信号
ＯＷＣの変化点を発生させ、そのタイミングにより有効
ビットの出力を終了し、同時に無効ビットの出力を行
う。無効ビットの出力は、入力ワード・クロック信号Ｉ
ＷＣの次の変化点まで行うので、総ビット数の設定や無
効ビット数の設定を省略することができる。
数の設定を省略する。 【構成】 シフト・レジスタ１５に保持されている信号
の出力を、入力信号ＩＮに同期した入力ワード・クロッ
ク信号ＩＷＣの変化点で開始し、入力ワード・クロック
信号ＩＷＣの変化点から、ちょうど有効ビット数ＮVB分
のビット・クロック信号ＢＣの立ち上がりまたは立ち下
がり変化点が現れるところで出力ワード・クロック信号
ＯＷＣの変化点を発生させ、そのタイミングにより有効
ビットの出力を終了し、同時に無効ビットの出力を行
う。無効ビットの出力は、入力ワード・クロック信号Ｉ
ＷＣの次の変化点まで行うので、総ビット数の設定や無
効ビット数の設定を省略することができる。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理装置に関し、
特に１ワード中に有効ビットを含む入力信号を受け、出
力信号を出力する信号出力方法およびそれを実現する信
号出力回路に関する。
特に１ワード中に有効ビットを含む入力信号を受け、出
力信号を出力する信号出力方法およびそれを実現する信
号出力回路に関する。
【０００２】
【従来の技術】信号処理装置は信号出力回路を含む。信
号出力回路は、信号処理装置内部で処理された処理信号
を入力信号として受け、出力信号を出力する。入力信号
は、ワードで構成され、１ワード中に有効ビットを必ず
含み、無効ビットを含むことがある。信号出力回路は、
この入力信号と、変化点でワードの区切りを示す入力ワ
ード・クロック信号と、有効及び無効ビットのビット速
度に対応したクロック周波数をもつビット・クロック信
号とを受ける。信号出力回路は、入力信号をビット・ク
ロック信号に同期して入力ワード・クロック信号の変化
点で後ろ詰めし、出力信号を出力する。
号出力回路は、信号処理装置内部で処理された処理信号
を入力信号として受け、出力信号を出力する。入力信号
は、ワードで構成され、１ワード中に有効ビットを必ず
含み、無効ビットを含むことがある。信号出力回路は、
この入力信号と、変化点でワードの区切りを示す入力ワ
ード・クロック信号と、有効及び無効ビットのビット速
度に対応したクロック周波数をもつビット・クロック信
号とを受ける。信号出力回路は、入力信号をビット・ク
ロック信号に同期して入力ワード・クロック信号の変化
点で後ろ詰めし、出力信号を出力する。
【０００３】図４および図５を参照して、従来の信号処
理装置中の信号出力回路について説明する。
理装置中の信号出力回路について説明する。
【０００４】従来の信号出力回路は、外部とのインタフ
ェイス回路１１´と、コントロール・レジスタ１７と、
カウンタ１６と、シフト・レジスタ１５´とを有する。
ェイス回路１１´と、コントロール・レジスタ１７と、
カウンタ１６と、シフト・レジスタ１５´とを有する。
【０００５】最初に、図５（Ａ）を参照して、入力信号
ＩＮの信号出力回路への入力について説明する。入力信
号ＩＮは、ワードで構成され、１ワードは、無効ビット
ＩＢとその後に続く有効ビットＶＢとから形成される。
この入力信号ＩＮのシフト・レジスタ１５´への入力
は、１ビットづつシリアルで、入力ワード・クロック信
号ＩＷＣの変化点Ｃ1 から開始される。まず、入力信号
ＩＮのワードＷ（１）の無効ビットＩＢ（１）が入力さ
れ、次の入力ワード・クロック信号ＩＷＣの変化点Ｃ2
でワードＷ（１）の有効ビットＶＢ（１）までの入力が
完了すると同時に、次のワードＷ（２）の入力が開始さ
れる。このようにして、処理信号、すなわち、入力信号
ＩＮがシフト・レジスタ１５´に保持される。
ＩＮの信号出力回路への入力について説明する。入力信
号ＩＮは、ワードで構成され、１ワードは、無効ビット
ＩＢとその後に続く有効ビットＶＢとから形成される。
この入力信号ＩＮのシフト・レジスタ１５´への入力
は、１ビットづつシリアルで、入力ワード・クロック信
号ＩＷＣの変化点Ｃ1 から開始される。まず、入力信号
ＩＮのワードＷ（１）の無効ビットＩＢ（１）が入力さ
れ、次の入力ワード・クロック信号ＩＷＣの変化点Ｃ2
でワードＷ（１）の有効ビットＶＢ（１）までの入力が
完了すると同時に、次のワードＷ（２）の入力が開始さ
れる。このようにして、処理信号、すなわち、入力信号
ＩＮがシフト・レジスタ１５´に保持される。
【０００６】次に、図５（Ｂ）を参照して、信号出力回
路からの出力信号ＯＵＴの出力について説明する。
路からの出力信号ＯＵＴの出力について説明する。
【０００７】外部とのインタフェイス回路１１´によっ
て、１ワード中の有効ビット数ＮVBと総ビット数ＮSBと
をコントロール・レジスタ１７に設定する。１ワード中
の総ビット数ＮSBと有効ビット数ＮVBの設定が行われる
と、コントロール・レジスタ１７は、その設定に基づ
き、カウンタ１６に無効ビット数ＮIBの設定を行い、シ
フト・レジスタ１５´に有効ビット数ＮVBの設定を行
う。シフト・レジスタ１５´は、入力ワード・クロック
信号ＩＷＣの変化点Ｃ1 からビット・クロック信号ＢＣ
の立ち上がりＲＥまたは立ち下がりＦＥの数がカウンタ
１６に設定された無効ビット数ＮIBと一致するまで無効
ビットＩＢ（１）を出力信号ＯＵＴとして出力する。こ
の無効ビットＩＢ（１）の出力は、ビット・クロック信
号ＢＣの立ち上がりＲＥまたは立ち下がりＦＥに同期し
て１ビットづつシリアルに行われる。続いて、シフト・
レジスタ１５´は、ビット・クロック信号ＢＣに同期し
て、入力ワード・クロック信号ＩＷＣの次の変化点Ｃ2
が現れるまで、シフト・レジスタ１５´に保持されてい
る有効ビットＶＢ（１）を出力信号ＯＵＴとして１ビッ
トづつシリアルで出力する。このようにして、信号出力
回路は、連続したワードＷ（１）、Ｗ（２）、…から形
成される出力信号ＯＵＴを生成する。
て、１ワード中の有効ビット数ＮVBと総ビット数ＮSBと
をコントロール・レジスタ１７に設定する。１ワード中
の総ビット数ＮSBと有効ビット数ＮVBの設定が行われる
と、コントロール・レジスタ１７は、その設定に基づ
き、カウンタ１６に無効ビット数ＮIBの設定を行い、シ
フト・レジスタ１５´に有効ビット数ＮVBの設定を行
う。シフト・レジスタ１５´は、入力ワード・クロック
信号ＩＷＣの変化点Ｃ1 からビット・クロック信号ＢＣ
の立ち上がりＲＥまたは立ち下がりＦＥの数がカウンタ
１６に設定された無効ビット数ＮIBと一致するまで無効
ビットＩＢ（１）を出力信号ＯＵＴとして出力する。こ
の無効ビットＩＢ（１）の出力は、ビット・クロック信
号ＢＣの立ち上がりＲＥまたは立ち下がりＦＥに同期し
て１ビットづつシリアルに行われる。続いて、シフト・
レジスタ１５´は、ビット・クロック信号ＢＣに同期し
て、入力ワード・クロック信号ＩＷＣの次の変化点Ｃ2
が現れるまで、シフト・レジスタ１５´に保持されてい
る有効ビットＶＢ（１）を出力信号ＯＵＴとして１ビッ
トづつシリアルで出力する。このようにして、信号出力
回路は、連続したワードＷ（１）、Ｗ（２）、…から形
成される出力信号ＯＵＴを生成する。
【０００８】
【発明が解決しようとする課題】上述した従来の信号出
力回路では、信号出力の際、１ワード中の有効ビット数
ＮVBの設定以外に１ワード中の総ビット数ＮSBの設定ま
たは無効ビット数ＮIBの設定が必要である。
力回路では、信号出力の際、１ワード中の有効ビット数
ＮVBの設定以外に１ワード中の総ビット数ＮSBの設定ま
たは無効ビット数ＮIBの設定が必要である。
【０００９】従って、本発明の目的は、１ワード中の総
ビット数または無効ビット数の設定をしなくても、有効
ビットを含む入力信号を出力信号として出力できる信号
出力方法およびそれを実現する信号出力回路を提供する
ことにある。
ビット数または無効ビット数の設定をしなくても、有効
ビットを含む入力信号を出力信号として出力できる信号
出力方法およびそれを実現する信号出力回路を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明に係る信号出力方
法は、ワードで構成され、１ワード中に有効ビットを必
ず含み、無効ビットを含むことがある入力信号と、変化
点で前記ワードの区切りを示す入力ワード・クロック信
号と、前記有効及び無効ビットのビット速度に対応した
クロック周波数をもつビット・クロック信号とを受け、
前記入力信号を前記ビット・クロック信号に同期して前
記入力ワード・クロック信号の変化点で後ろ詰めし、出
力信号を出力する方法である。
法は、ワードで構成され、１ワード中に有効ビットを必
ず含み、無効ビットを含むことがある入力信号と、変化
点で前記ワードの区切りを示す入力ワード・クロック信
号と、前記有効及び無効ビットのビット速度に対応した
クロック周波数をもつビット・クロック信号とを受け、
前記入力信号を前記ビット・クロック信号に同期して前
記入力ワード・クロック信号の変化点で後ろ詰めし、出
力信号を出力する方法である。
【００１１】本発明によれば、上記信号出力方法は、
（ａ）前記入力ワード・クロック信号の変化点で前記ワ
ード中の前記有効ビットの出力を開始するステップと、
（ｂ）前記入力ワード・クロック信号を、前記有効ビッ
ト数分の前記ビット・クロック信号の立ち上がりまたは
立ち下がりの変化点分だけ時間軸に対して遅らせた、出
力ワード・クロック信号の変化点で前記有効ビットの出
力を終了するステップと、（ｃ）前記入力ワード・クロ
ック信号の次の変化点が現れるまでの前記ビット・クロ
ック信号の立ち上がりまたは立ち下がりの数だけ、前記
無効ビットを出力するステップとを含むことを特徴とす
る。
（ａ）前記入力ワード・クロック信号の変化点で前記ワ
ード中の前記有効ビットの出力を開始するステップと、
（ｂ）前記入力ワード・クロック信号を、前記有効ビッ
ト数分の前記ビット・クロック信号の立ち上がりまたは
立ち下がりの変化点分だけ時間軸に対して遅らせた、出
力ワード・クロック信号の変化点で前記有効ビットの出
力を終了するステップと、（ｃ）前記入力ワード・クロ
ック信号の次の変化点が現れるまでの前記ビット・クロ
ック信号の立ち上がりまたは立ち下がりの数だけ、前記
無効ビットを出力するステップとを含むことを特徴とす
る。
【００１２】上記信号出力方法は、さらに、前記ステッ
プ（ａ）〜（ｃ）を繰り返すステップを含む。
プ（ａ）〜（ｃ）を繰り返すステップを含む。
【００１３】本発明に係る信号出力回路は、ワードで構
成され、１ワード中に有効ビットを必ず含み、無効ビッ
トを含むことがある入力信号と、変化点で前記ワードの
区切りを示す入力ワード・クロック信号と、前記有効及
び無効ビットのビット速度に対応したクロック周波数を
もつビット・クロック信号とを受け、前記入力信号を前
記ビット・クロック信号に同期して前記入力ワード・ク
ロック信号の変化点で後ろ詰めし、出力信号を出力する
回路である。
成され、１ワード中に有効ビットを必ず含み、無効ビッ
トを含むことがある入力信号と、変化点で前記ワードの
区切りを示す入力ワード・クロック信号と、前記有効及
び無効ビットのビット速度に対応したクロック周波数を
もつビット・クロック信号とを受け、前記入力信号を前
記ビット・クロック信号に同期して前記入力ワード・ク
ロック信号の変化点で後ろ詰めし、出力信号を出力する
回路である。
【００１４】本発明の第１の態様によれば、上記信号出
力回路は、前記１ワード中の前記有効ビット数を設定す
る有効ビット設定回路と；前記入力ワード・クロック信
号を、前記有効ビット数分の前記ビット・クロック信号
の立ち上がりまたは立ち下がりの変化点分だけ時間軸に
対して遅らせた、出力ワード・クロック信号を生成する
出力ワード・クロック生成回路と；前記入力ワード・ク
ロック信号の変化点で前記ワード中の前記有効ビットの
出力を開始させる出力開始点信号を生成すると共に、前
記出力ワード・クロック信号の変化点で前記有効ビット
の出力を終了させる出力終了点信号を生成する出力開始
・終了点生成回路と；前記入力信号を前記ビット・クロ
ック信号に同期して前記入力ワード・クロック信号の変
化点で後ろ詰めして保持し、前記出力開始点信号と前記
出力終了点信号との間で前記有効ビットを、前記出力終
了点信号と前記出力開始点信号との間で前記無効ビット
を、前記出力信号として出力するシフト・レジスタと；
を有することを特徴とする。
力回路は、前記１ワード中の前記有効ビット数を設定す
る有効ビット設定回路と；前記入力ワード・クロック信
号を、前記有効ビット数分の前記ビット・クロック信号
の立ち上がりまたは立ち下がりの変化点分だけ時間軸に
対して遅らせた、出力ワード・クロック信号を生成する
出力ワード・クロック生成回路と；前記入力ワード・ク
ロック信号の変化点で前記ワード中の前記有効ビットの
出力を開始させる出力開始点信号を生成すると共に、前
記出力ワード・クロック信号の変化点で前記有効ビット
の出力を終了させる出力終了点信号を生成する出力開始
・終了点生成回路と；前記入力信号を前記ビット・クロ
ック信号に同期して前記入力ワード・クロック信号の変
化点で後ろ詰めして保持し、前記出力開始点信号と前記
出力終了点信号との間で前記有効ビットを、前記出力終
了点信号と前記出力開始点信号との間で前記無効ビット
を、前記出力信号として出力するシフト・レジスタと；
を有することを特徴とする。
【００１５】本発明の第２の態様によれば、上記信号出
力回路は、前記１ワード中の前記有効ビット数を設定す
る有効ビット設定回路と；前記入力ワード・クロック信
号を、前記有効ビット数分の前記ビット・クロック信号
の立ち上がりまたは立ち下がりの変化点分だけ時間軸に
対して遅らせた、出力ワード・クロック信号を生成する
出力ワード・クロック生成回路と；前記入力信号を前記
ビット・クロック信号に同期して前記入力ワード・クロ
ック信号の変化点で後ろ詰めして保持し、前記入力ワー
ド・クロック信号の変化点と前記出力ワード・クロック
信号の変化点との間で前記有効ビットを、前記出力ワー
ド・クロック信号の変化点と前記入力ワード・クロック
信号の変化点との間で前記無効ビットを、前記出力信号
として出力するシフト・レジスタと；を有することを特
徴とする。
力回路は、前記１ワード中の前記有効ビット数を設定す
る有効ビット設定回路と；前記入力ワード・クロック信
号を、前記有効ビット数分の前記ビット・クロック信号
の立ち上がりまたは立ち下がりの変化点分だけ時間軸に
対して遅らせた、出力ワード・クロック信号を生成する
出力ワード・クロック生成回路と；前記入力信号を前記
ビット・クロック信号に同期して前記入力ワード・クロ
ック信号の変化点で後ろ詰めして保持し、前記入力ワー
ド・クロック信号の変化点と前記出力ワード・クロック
信号の変化点との間で前記有効ビットを、前記出力ワー
ド・クロック信号の変化点と前記入力ワード・クロック
信号の変化点との間で前記無効ビットを、前記出力信号
として出力するシフト・レジスタと；を有することを特
徴とする。
【００１６】
【作用】有効ビット設定回路は有効ビット数を設定す
る。出力ワード・クロック生成回路は入力ワード・クロ
ック信号の変化点を有効ビット数分遅らせて、出力ワー
ド・クロック信号を生成する。シフト・レジスタは、入
力ワード・クロック信号の変化点で有効ビットの出力を
開始し、出力ワード・クロック信号の変化点で有効ビッ
トの出力を終了する。
る。出力ワード・クロック生成回路は入力ワード・クロ
ック信号の変化点を有効ビット数分遅らせて、出力ワー
ド・クロック信号を生成する。シフト・レジスタは、入
力ワード・クロック信号の変化点で有効ビットの出力を
開始し、出力ワード・クロック信号の変化点で有効ビッ
トの出力を終了する。
【００１７】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１８】図１を参照すると、本発明の第１実施例に
よる信号出力回路は、外部とのインタフェイス回路１１
と、有効ビット設定回路１２と、出力ワード・クロック
生成回路１３と、出力開始・終了点生成回路１４と、シ
フト・レジスタ１５と、を有する。
よる信号出力回路は、外部とのインタフェイス回路１１
と、有効ビット設定回路１２と、出力ワード・クロック
生成回路１３と、出力開始・終了点生成回路１４と、シ
フト・レジスタ１５と、を有する。
【００１９】信号出力回路は、ワードＷで構成され、１
ワードＷ中に有効ビットＶＢを必ず含み、無効ビットＩ
Ｂを含むことがある入力信号ＩＮと、変化点でワードＷ
の区切りを示す入力ワード・クロック信号ＩＷＣと、有
効及び無効ビットのビット速度に対応したクロック周波
数をもつビット・クロック信号ＢＣとを受ける。信号出
力回路は、入力信号ＩＮをビット・クロック信号ＢＣに
同期して入力ワード・クロック信号ＩＷＣの変化点で後
ろ詰めし、出力信号ＯＵＴを出力する。
ワードＷ中に有効ビットＶＢを必ず含み、無効ビットＩ
Ｂを含むことがある入力信号ＩＮと、変化点でワードＷ
の区切りを示す入力ワード・クロック信号ＩＷＣと、有
効及び無効ビットのビット速度に対応したクロック周波
数をもつビット・クロック信号ＢＣとを受ける。信号出
力回路は、入力信号ＩＮをビット・クロック信号ＢＣに
同期して入力ワード・クロック信号ＩＷＣの変化点で後
ろ詰めし、出力信号ＯＵＴを出力する。
【００２０】有効ビット設定回路１２は、外部とのイン
タフェイス回路１１からの１ワードＷ中の有効ビット数
ＮVBを設定するための回路である。出力ワード・クロッ
ク生成回路１３は、入力ワード・クロック信号ＩＷＣ
を、有効ビット数ＮVB分のビット・クロック信号ＢＣの
立ち上がりまたは立ち下がりの変化点分だけ時間軸に対
して遅らせた、出力ワード・クロック信号ＯＷＣを生成
する。出力開始・終了点生成回路１４は、入力ワード・
クロック信号ＩＷＣの変化点でワードＷ中の有効ビット
ＶＢの出力を開始させる出力開始点信号ＯS を生成する
と共に、出力ワード・クロック信号ＯＷＣの変化点で有
効ビットＶＢの出力を終了させる出力終了点信号ＯE を
生成する。シフト・レジスタ１５は、入力信号ＩＮをビ
ット・クロック信号ＢＣに同期して入力ワード・クロッ
ク信号ＩＷＣの変化点で後ろ詰めして保持し、出力開始
点信号ＯS と出力終了点信号ＯE との間で有効ビットＶ
Ｂを、出力終了点信号ＯE と出力開始点信号ＯS との間
で無効ビットＩＢを、出力信号ＯＵＴとして出力する。
タフェイス回路１１からの１ワードＷ中の有効ビット数
ＮVBを設定するための回路である。出力ワード・クロッ
ク生成回路１３は、入力ワード・クロック信号ＩＷＣ
を、有効ビット数ＮVB分のビット・クロック信号ＢＣの
立ち上がりまたは立ち下がりの変化点分だけ時間軸に対
して遅らせた、出力ワード・クロック信号ＯＷＣを生成
する。出力開始・終了点生成回路１４は、入力ワード・
クロック信号ＩＷＣの変化点でワードＷ中の有効ビット
ＶＢの出力を開始させる出力開始点信号ＯS を生成する
と共に、出力ワード・クロック信号ＯＷＣの変化点で有
効ビットＶＢの出力を終了させる出力終了点信号ＯE を
生成する。シフト・レジスタ１５は、入力信号ＩＮをビ
ット・クロック信号ＢＣに同期して入力ワード・クロッ
ク信号ＩＷＣの変化点で後ろ詰めして保持し、出力開始
点信号ＯS と出力終了点信号ＯE との間で有効ビットＶ
Ｂを、出力終了点信号ＯE と出力開始点信号ＯS との間
で無効ビットＩＢを、出力信号ＯＵＴとして出力する。
【００２１】図２に図１に示した信号出力回路の入出力
のタイミングを示す。図２（Ａ）に示すように、入力信
号ＩＮの信号出力回路への入力の動作は、図５（Ａ）を
参照して説明した上述した従来の信号出力回路のそれと
同様なので、説明を省略する。
のタイミングを示す。図２（Ａ）に示すように、入力信
号ＩＮの信号出力回路への入力の動作は、図５（Ａ）を
参照して説明した上述した従来の信号出力回路のそれと
同様なので、説明を省略する。
【００２２】以下、図１および図２（Ｂ）を参照して、
本実施例による信号出力回路からの出力信号ＯＵＴの出
力時の動作について説明する。
本実施例による信号出力回路からの出力信号ＯＵＴの出
力時の動作について説明する。
【００２３】まず、外部とのインタフェイス回路１１に
より有効ビット設定回路１２に有効ビット数ＮVBを設定
する。出力ワード・クロック生成回路１３は、有効ビッ
ト設定回路１２から送られてきた有効ビット数ＮVBに基
づいて、入力ワード・クロック信号ＩＷＣの変化点
Ｃ1 、Ｃ2 が現れるタイミングを有効ビット数ＮVB分の
ビット・クロック信号ＢＣの立ち上がり変化点分だけ時
間軸に対して遅らせた、出力ワード・クロック信号ＯＷ
Ｃを生成する。
より有効ビット設定回路１２に有効ビット数ＮVBを設定
する。出力ワード・クロック生成回路１３は、有効ビッ
ト設定回路１２から送られてきた有効ビット数ＮVBに基
づいて、入力ワード・クロック信号ＩＷＣの変化点
Ｃ1 、Ｃ2 が現れるタイミングを有効ビット数ＮVB分の
ビット・クロック信号ＢＣの立ち上がり変化点分だけ時
間軸に対して遅らせた、出力ワード・クロック信号ＯＷ
Ｃを生成する。
【００２４】ここで、シフト・レジスタ１５からの出力
信号ＯＵＴの有効ビットＶＢの出力は、入力ワード・ク
ロック信号ＩＷＣの変化点Ｃ1 、Ｃ2 で開始され、出力
ワード・クロック信号ＯＷＣの変化点Ｃ1=，Ｃ2=で終了
する。そのタイミングは、入力ワード・クロック信号Ｉ
ＷＣがロウレベルの状態で、かつ出力ワード・クロック
信号ＯＷＣがハイレべルの状態の時、つまり、有効ビッ
トＶＢが出力されている間、出力開始・終了点生成回路
１４が、シフト・レジスタ１５に信号を送ることにより
行う。
信号ＯＵＴの有効ビットＶＢの出力は、入力ワード・ク
ロック信号ＩＷＣの変化点Ｃ1 、Ｃ2 で開始され、出力
ワード・クロック信号ＯＷＣの変化点Ｃ1=，Ｃ2=で終了
する。そのタイミングは、入力ワード・クロック信号Ｉ
ＷＣがロウレベルの状態で、かつ出力ワード・クロック
信号ＯＷＣがハイレべルの状態の時、つまり、有効ビッ
トＶＢが出力されている間、出力開始・終了点生成回路
１４が、シフト・レジスタ１５に信号を送ることにより
行う。
【００２５】処理信号（入力信号）ＩＮは、シフト・レ
ジスタ１５に保持されている。出力開始・終了点生成回
路１４からの出力開始点信号ＯS に応答して、すなわ
ち、入力ワード・クロック信号ＩＷＣの変化点Ｃ1 が現
れるタイミングで、シフト・レジスタ１５は、それに保
持されている有効ビットＶＢ（０）の出力を、ビット・
クロック信号ＢＣの立ち下がりＦＥに同期して１ビット
づつシリアルに開始する。出力開始・終了点生成回路１
４からの出力終了点信号ＯE に応答して、すなわち、出
力ワード・クロック信号ＯＷＣの変化点Ｃ1=が現れるタ
イミングで、シフト・レジスタ１５は有効ビットＶＢ
（０）の出力を終了する。有効ビットＶＢ（０）の出力
が終了すると同時に、次の入力ワード・クロック信号Ｉ
ＷＣの変化点Ｃ2 が現れるタイミングで出力開始・終了
点生成回路１４から出力開始点信号ＯS がシフト・レジ
スタ１５に供給されるまで、シフト・レジスタ１５は無
効ビットＩＢ（１）の出力を行う。
ジスタ１５に保持されている。出力開始・終了点生成回
路１４からの出力開始点信号ＯS に応答して、すなわ
ち、入力ワード・クロック信号ＩＷＣの変化点Ｃ1 が現
れるタイミングで、シフト・レジスタ１５は、それに保
持されている有効ビットＶＢ（０）の出力を、ビット・
クロック信号ＢＣの立ち下がりＦＥに同期して１ビット
づつシリアルに開始する。出力開始・終了点生成回路１
４からの出力終了点信号ＯE に応答して、すなわち、出
力ワード・クロック信号ＯＷＣの変化点Ｃ1=が現れるタ
イミングで、シフト・レジスタ１５は有効ビットＶＢ
（０）の出力を終了する。有効ビットＶＢ（０）の出力
が終了すると同時に、次の入力ワード・クロック信号Ｉ
ＷＣの変化点Ｃ2 が現れるタイミングで出力開始・終了
点生成回路１４から出力開始点信号ＯS がシフト・レジ
スタ１５に供給されるまで、シフト・レジスタ１５は無
効ビットＩＢ（１）の出力を行う。
【００２６】この動作を繰り返すことにより、信号出力
回路は連続したワードの形式で出力信号ＯＵＴの出力を
行う。
回路は連続したワードの形式で出力信号ＯＵＴの出力を
行う。
【００２７】図３を参照すると、本発明の第２実施例に
よる信号出力回路は、出力開始・終了点生成回路１４が
なく、シフト・レジスタが変形されている点を除いて、
図１に示したものと同様の構成を有する。したがって、
シフト・レジスタを参照符号１５ａで図示してある。ま
た、図１に示したものと同様の構成を有するものには、
同一の参照符号を付して、それらの説明を省略する。
よる信号出力回路は、出力開始・終了点生成回路１４が
なく、シフト・レジスタが変形されている点を除いて、
図１に示したものと同様の構成を有する。したがって、
シフト・レジスタを参照符号１５ａで図示してある。ま
た、図１に示したものと同様の構成を有するものには、
同一の参照符号を付して、それらの説明を省略する。
【００２８】入力信号ＩＮの信号出力回路への入力の動
作は、上述した従来の信号出力回路のそれと同様なの
で、説明を省略する。
作は、上述した従来の信号出力回路のそれと同様なの
で、説明を省略する。
【００２９】以下、図３および図２（Ｂ）を参照して、
本実施例による信号出力回路からの出力信号ＯＵＴの出
力時の動作について説明する。
本実施例による信号出力回路からの出力信号ＯＵＴの出
力時の動作について説明する。
【００３０】まず、外部とのインタフェイス回路１１に
より有効ビット設定回路１２に有効ビット数ＮVBを設定
する。出力ワード・クロック生成回路１３は、有効ビッ
ト設定回路１２から送られてきた有効ビット数ＮVBに基
づいて、入力ワード・クロック信号ＩＷＣの変化点
Ｃ1 、Ｃ2 が現れるタイミングを有効ビット数ＮVB分の
ビット・クロック信号ＢＣの立ち上がり変化点分だけ時
間軸に対して遅らせた、出力ワード・クロック信号ＯＷ
Ｃを生成する。
より有効ビット設定回路１２に有効ビット数ＮVBを設定
する。出力ワード・クロック生成回路１３は、有効ビッ
ト設定回路１２から送られてきた有効ビット数ＮVBに基
づいて、入力ワード・クロック信号ＩＷＣの変化点
Ｃ1 、Ｃ2 が現れるタイミングを有効ビット数ＮVB分の
ビット・クロック信号ＢＣの立ち上がり変化点分だけ時
間軸に対して遅らせた、出力ワード・クロック信号ＯＷ
Ｃを生成する。
【００３１】ここで、シフト・レジスタ１５ａからの出
力信号ＯＵＴの有効ビットＶＢの出力は、入力ワード・
クロック信号ＩＷＣの変化点Ｃ1 、Ｃ2 で開始され、出
力ワード・クロック信号ＯＷＣの変化点Ｃ1=，Ｃ2=で終
了する。
力信号ＯＵＴの有効ビットＶＢの出力は、入力ワード・
クロック信号ＩＷＣの変化点Ｃ1 、Ｃ2 で開始され、出
力ワード・クロック信号ＯＷＣの変化点Ｃ1=，Ｃ2=で終
了する。
【００３２】処理信号（入力信号）ＩＮは、シフト・レ
ジスタ１５ａに保持されている。入力ワード・クロック
信号ＩＷＣの変化点Ｃ1 が現れるタイミングで、シフト
・レジスタ１５ａは、それに保持されている有効ビット
ＶＢ（０）の出力を、ビット・クロック信号ＢＣの立ち
下がりＦＥに同期して１ビットづつシリアルに開始す
る。出力ワード・クロック信号ＯＷＣの変化点Ｃ1=が現
れるタイミングで、シフト・レジスタ１５ａは有効ビッ
トＶＢ（０）の出力を終了する。有効ビットＶＢ（０）
の出力が終了すると同時に、次の入力ワード・クロック
信号ＩＷＣの変化点Ｃ2 が現れるタイミングまで、シフ
ト・レジスタ１５ａは無効ビットＩＢ（１）の出力を行
う。
ジスタ１５ａに保持されている。入力ワード・クロック
信号ＩＷＣの変化点Ｃ1 が現れるタイミングで、シフト
・レジスタ１５ａは、それに保持されている有効ビット
ＶＢ（０）の出力を、ビット・クロック信号ＢＣの立ち
下がりＦＥに同期して１ビットづつシリアルに開始す
る。出力ワード・クロック信号ＯＷＣの変化点Ｃ1=が現
れるタイミングで、シフト・レジスタ１５ａは有効ビッ
トＶＢ（０）の出力を終了する。有効ビットＶＢ（０）
の出力が終了すると同時に、次の入力ワード・クロック
信号ＩＷＣの変化点Ｃ2 が現れるタイミングまで、シフ
ト・レジスタ１５ａは無効ビットＩＢ（１）の出力を行
う。
【００３３】この動作を繰り返すことにより、信号出力
回路は連続したワードの形式で出力信号ＯＵＴの出力を
行う。
回路は連続したワードの形式で出力信号ＯＵＴの出力を
行う。
【００３４】
【発明の効果】以上説明したように、本発明は、有効ビ
ットの始まりに入力ワード・クロック信号の変化点を、
そして、有効ビットと無効ビットとの境界点に新たに生
成する出力ワード・クロック信号の変化点を持ってくる
ことにより、１ワード中の総ビット数または無効ビット
数の設定をしなくても、有効ビットと無効ビットとを出
力信号として出力できる。
ットの始まりに入力ワード・クロック信号の変化点を、
そして、有効ビットと無効ビットとの境界点に新たに生
成する出力ワード・クロック信号の変化点を持ってくる
ことにより、１ワード中の総ビット数または無効ビット
数の設定をしなくても、有効ビットと無効ビットとを出
力信号として出力できる。
【図１】本発明の第１実施例による信号出力回路を示す
ブロック図である。
ブロック図である。
【図２】図１および図３に示す信号出力回路の動作を示
すタイミング図で、（Ａ）は入力時の動作を、（Ｂ）は
出力時の動作を示す。
すタイミング図で、（Ａ）は入力時の動作を、（Ｂ）は
出力時の動作を示す。
【図３】本発明の第２実施例による信号出力回路を示す
ブロック図である。
ブロック図である。
【図４】従来の信号出力回路を示すブロック図である。
【図５】図４に示す信号出力回路の動作を示すタイミン
グ図で、（Ａ）は入力時の動作を、（Ｂ）は出力時の動
作を示す。
グ図で、（Ａ）は入力時の動作を、（Ｂ）は出力時の動
作を示す。
１１ 外部とのインタフェイス回路 １２ 有効ビット設定回路 １３ 出力ワード・クロック生成回路 １４ 出力開始・終了点生成回路 １５，１５ａ シフト・レジスタ
Claims (4)
- 【請求項１】 ワードで構成され、１ワード中に有効ビ
ットを必ず含み、無効ビットを含むことがある入力信号
と、変化点で前記ワードの区切りを示す入力ワード・ク
ロック信号と、前記有効及び無効ビットのビット速度に
対応したクロック周波数をもつビット・クロック信号と
を受け、前記入力信号を前記ビット・クロック信号に同
期して前記入力ワード・クロック信号の変化点で後ろ詰
めし、出力信号を出力する信号出力方法において、 （ａ）前記入力ワード・クロック信号の変化点で前記ワ
ード中の前記有効ビットの出力を開始し、 （ｂ）前記入力ワード・クロック信号を、前記有効ビッ
ト数分の前記ビット・クロック信号の立ち上がりまたは
立ち下がりの変化点分だけ時間軸に対して遅らせた、出
力ワード・クロック信号の変化点で前記有効ビットの出
力を終了し、 （ｃ）前記入力ワード・クロック信号の次の変化点が現
れるまでの前記ビット・クロック信号の立ち上がりまた
は立ち下がりの数だけ、前記無効ビットを出力するステ
ップを含むことを特徴とする信号出力方法。 - 【請求項２】 前記ステップ（ａ）〜（ｃ）を繰り返す
ステップを含む請求項１記載の信号出力方法。 - 【請求項３】 ワードで構成され、１ワード中に有効ビ
ットを必ず含み、無効ビットを含むことがある入力信号
と、変化点で前記ワードの区切りを示す入力ワード・ク
ロック信号と、前記有効及び無効ビットのビット速度に
対応したクロック周波数をもつビット・クロック信号と
を受け、前記入力信号を前記ビット・クロック信号に同
期して前記入力ワード・クロック信号の変化点で後ろ詰
めし、出力信号を出力する信号出力回路において、 前記１ワード中の前記有効ビット数を設定する有効ビッ
ト設定回路と、 前記入力ワード・クロック信号を、前記有効ビット数分
の前記ビット・クロック信号の立ち上がりまたは立ち下
がりの変化点分だけ時間軸に対して遅らせた、出力ワー
ド・クロック信号を生成する出力ワード・クロック生成
回路と、 前記入力ワード・クロック信号の変化点で前記ワード中
の前記有効ビットの出力を開始させる出力開始点信号を
生成すると共に、前記出力ワード・クロック信号の変化
点で前記有効ビットの出力を終了させる出力終了点信号
を生成する出力開始・終了点生成回路と、 前記入力信号を前記ビット・クロック信号に同期して前
記入力ワード・クロック信号の変化点で後ろ詰めして保
持し、前記出力開始点信号と前記出力終了点信号との間
で前記有効ビットを、前記出力終了点信号と前記出力開
始点信号との間で前記無効ビットを、前記出力信号とし
て出力するシフト・レジスタとを有することを特徴とす
る信号出力回路。 - 【請求項４】 ワードで構成され、１ワード中に有効ビ
ットを必ず含み、無効ビットを含むことがある入力信号
と、変化点で前記ワードの区切りを示す入力ワード・ク
ロック信号と、前記有効及び無効ビットのビット速度に
対応したクロック周波数をもつビット・クロック信号と
を受け、前記入力信号を前記ビット・クロック信号に同
期して前記入力ワード・クロック信号の変化点で後ろ詰
めし、出力信号を出力するデータ入力／出力回路におい
て、 前記１ワード中の前記有効ビット数を設定する有効ビッ
ト設定回路と、 前記入力ワード・クロック信号を、前記有効ビット数分
の前記ビット・クロック信号の立ち上がりまたは立ち下
がりの変化点分だけ時間軸に対して遅らせた、出力ワー
ド・クロック信号を生成する出力ワード・クロック生成
回路と、 前記入力信号を前記ビット・クロック信号に同期して前
記入力ワード・クロック信号の変化点で後ろ詰めして保
持し、前記入力ワード・クロック信号の変化点と前記出
力ワード・クロック信号の変化点との間で前記有効ビッ
トを、前記出力ワード・クロック信号の変化点と前記入
力ワード・クロック信号の変化点との間で前記無効ビッ
トを、前記出力信号として出力するシフト・レジスタと
を有することを特徴とする信号出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048594A JPH05250138A (ja) | 1992-03-05 | 1992-03-05 | 信号出力方法およびそれを実現する信号出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048594A JPH05250138A (ja) | 1992-03-05 | 1992-03-05 | 信号出力方法およびそれを実現する信号出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05250138A true JPH05250138A (ja) | 1993-09-28 |
Family
ID=12807737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048594A Withdrawn JPH05250138A (ja) | 1992-03-05 | 1992-03-05 | 信号出力方法およびそれを実現する信号出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05250138A (ja) |
-
1992
- 1992-03-05 JP JP4048594A patent/JPH05250138A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |