JPH052498A - 主記憶装置の故障検出装置 - Google Patents

Abstract

(57)【要約】 【構成】 他主記憶装置がアクセスされた場合、アクセ
ス検出手段１はこれを検出し、アドレス生成手段２は、
自主記憶装置内でアドレスを生成する。誤り検出手段３
は、生成されたアドレスの内容を自主記憶装置からリー
ドし、そのアドレスの内容に誤りがあるか否かを判定す
る。この誤り検出手段で誤りが検出された場合、アドレ
ス格納手段４は、そのアドレスを格納し、誤りアドレス
通知手段５は、その誤り検出アドレスデータを通知す
る。 【効果】 主記憶装置の任意のアドレスに故障が生じて
もその検出が可能となり、潜在故障の蓄積を防止するこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の主記憶装置を備
えた情報処理装置における主記憶装置の故障検出装置に
関する。

【０００２】

【従来の技術】情報処理装置において、主記憶装置の記
憶容量拡大等のため、複数の主記憶装置を備えたものが
ある。図２はこのような情報処理装置を示すブロック図
である。図の装置は、中央処理装置101 、複数の主記憶
装置102-1 、102-2 、…102-n、入出力処理装置103、オ
ペレーションパネル104 およびこれらを共通接続するた
めのシステムバス105 からなる。

【０００３】中央処理装置101 は、システム全体の制御
並びに主記憶装置102-1 、…、102-n に格納されるプロ
グラムの実行機能を有している。主記憶装置102-1 、10
2-2 、…、102-n は、プログラムまたはデータを格納
し、システムバス105 に接続された各モジュールによっ
てアクセスされ、データの読出し／格納を行う機能を有
すると共に、読み出したデータに誤りが生じていないか
を検出する誤り検出機能を有している。入出力処理装置
103 は、プリンタや補助記憶装置等の外部装置（図示せ
ず）の制御を行うと共に、外部装置と主記憶装置102-1
、102-2 、…、102-n との間のデータ転送を行う機能
を有している。また、オペレーションパネル104 は、シ
ステムの稼働状況表示およびシステムの運用条件の設定
を行う装置である。

【０００４】図３に、主記憶装置102-1 の構成を示す。
主記憶装置102-1 は、記憶部201 、202 、デコーダ203
、ＥＣＣ（Error Check and Correction）生成部204
、ＥＣＣチェック部205 、アンド回路206 、207の各ブ
ロックから構成される。また、各ブロック間は、信号経
路220 〜231 で接続されている。記憶部201 は、信号経
路226 を介してトリガ信号が入力されると、アドレスバ
ス250 に接続された信号経路220 を介して入力されるア
ドレスに、データバス251 に接続された信号経路221 を
介して入力されるデータを格納する機能と、信号経路22
7 を介してトリガ信号が入力されると、信号経路220 を
介して入力されるアドレスに、格納されたデータを信号
経路229 に出力する機能を有している。記憶部202 は、
信号経路226を介してトリガ信号が入力されると、信号
経路220 を介して入力されるアドレスに、信号経路228
を介して入力される誤り検出データを格納する機能と、
信号経路227 を介してトリガ信号が入力されると、信号
経路220 を介して入力されるアドレスに、格納されたデ
ータを信号経路230 に出力する機能を有している。

【０００５】デコーダ203 は、信号経路220 を介して入
力されるアドレスを、予め各主記憶装置別に設定されて
いるアドレス領域と比較し、この領域内であれば「１」
を、領域外であれば「０」を信号経路225 に対し出力す
る機能を有している。ＥＣＣ生成部204 は、信号経路22
6を介してトリガ信号が入力されると、信号経路221 を
介して入力されるデータを演算して、誤り検出データ、
例えばハミングコードからなる誤り訂正コードを有する
データを生成し、この誤り検出データを信号経路228 に
対して出力する機能を有している。ＥＣＣチェック部20
5 は、信号経路227 を介してトリガ信号が入力される
と、記憶部201 から信号経路229 を介して入力されるデ
ータと、記憶部202 から信号経路230 を介して入力され
る誤り検出データを比較し、その正当性を判定する機能
を有している。ここで判定結果が正当であれば、信号経
路222 に対し、信号経路229 より入力されたデータを出
力する。また、記憶部201 、202 に異常が発生し、格納
されたデータが壊れ、判定結果が不当となれば、信号経
路231 に対し、誤り検出信号を出力する機能を有してい
る。

【０００６】アンド回路206 は、制御信号バス252 に接
続された信号経路223 を介してライト信号が入力され、
かつデコーダ203の出力信号「１」が信号経路225 を介
して入力されると、その出力端子に接続された信号経路
226 に、トリガ信号を出力する機能を有している。アン
ド回路207 は、制御信号バス252 に接続された信号経路
２２４を介してリード信号が入力され、かつデコーダ20
3 の出力信号「１」が信号経路225 を介して入力される
と、その出力端子に接続された信号経路227 に、トリガ
信号を出力する機能を有している。また、上述したアド
レスバス250 、データバス251 、制御信号バス252 はシ
ステムバス105 を構成している。尚、他の主記憶装置10
2-2 、…102-n の構成も同様である。

【０００７】次に、上記構成の主記憶装置102-1 の動作
について説明する。先ず、主記憶装置102-1 に対し、そ
の他の装置101 、103 、104 のいずれかよりデータライ
トを行う際の動作説明を行う。データライト元の装置
は、所望のアドレス、データおよびライト信号をシステ
ムバス105 に対して出力する。これにより、データライ
ト元の装置が出力したアドレス信号は、アドレスバス25
0 、信号経路220 を介して、記憶部201 、202 およびデ
コーダ203 に入力され、データライト元の装置が出力し
たデータは、データバス251 、信号経路221 を介して、
記憶部201 およびＥＣＣ生成部204 に入力される。ま
た、データライト元の装置が出力したライト信号は、制
御信号バス252 、信号経路223 を介してアンド回路206
に入力される。

【０００８】デコーダ203 は、入力されたアドレスを基
に信号経路225 に「０」もしくは「１」を出力する。こ
こで、デコーダ203 に入力されたアドレスが主記憶装置
102-1 の領域内であった場合、デコーダ203 は「１」を
出力する。これにより、アンド回路206 は、信号経路22
6 にトリガ信号を出力する。信号経路226 を介してトリ
ガ信号が入力されたＥＣＣ生成部204 は、信号経路221
を介して入力されたデータに基づき、誤り検出データを
生成し、これを信号経路228 に出力する。信号経路226
を介してトリガ信号が入力された記憶部201 は、信号経
路220 を介して入力されたアドレスに、信号経路221 を
介して入力されたデータを格納する。また、信号経路22
6 を介してトリガ信号が入力された記憶部202 は、信号
経路220 を介して入力されたアドレスに、信号経路228
を介して入力された誤り検出データを格納する。

【０００９】また、デコーダ203 に入力されたアドレス
が主記憶装置102-1 の領域外であった場合、デコーダ20
3 は「０」を出力する。その結果、アンド回路206 は、
信号経路223 にライト信号が入力されても、信号経路22
6 にトリガ信号は出力せず、従って、この場合は上述し
たデータの格納動作は行わない。このように、デコーダ
203 に予め設定されたアドレス領域内のアドレスを受け
取った主記憶装置のみがデータの格納動作を行う。

【００１０】次に、主記憶装置102-1 に対し、その他の
装置101、103 、104 のいずれかよりデータリードを行
う際の動作について説明する。データリード元の装置
は、所望のアドレスおよびリード信号をシステムバス10
5 に対して出力する。これにより、データリード元の装
置が出力したアドレス信号は、アドレスバス250 、信号
経路220 を介して、記憶部201 、202 およびデコーダ20
3 に入力される。また、データリード元の装置が出力し
たリード信号は、制御信号バス252 、信号経路224 を介
して、アンド回路207 に入力される。デコーダ203 は、
上述したデータライト動作と同様に、入力されたアドレ
スを基に信号経路225 に「０」もしくは「１」を出力す
る。

【００１１】ここで、デコーダ203 に入力されたアドレ
スが主記憶装置102-1 の領域内であった場合、デコーダ
203 は「１」を出力する。これにより、アンド回路207
は、信号経路227 にトリガ信号を出力する。信号経路22
7 を介してトリガ信号が入力された記憶部201 は、信号
経路220 を介して入力されたアドレスに、格納されてい
るデータを信号経路229 に対し出力する。また、信号経
路227 を介してトリガ信号が入力された記憶部202 は、
信号経路220 を介して入力されたアドレスに、格納され
ている誤り検出データを信号経路230 に対して出力す
る。

【００１２】信号経路227 を介してトリガ信号が入力さ
れたＥＣＣチェック部205 は、信号経路229 より入力さ
れたデータと、信号経路230 から入力された誤り検出デ
ータを演算し、データと誤り検出データの正当性を判定
する。ここでＥＣＣチェック部205 は、正当と判断した
場合、信号経路229 を介して入力されたデータを信号経
路222 に対して出力し、このデータはデータバス251 を
介してリード信号を出力した装置に受け取られ、処理が
行われる。また、ＥＣＣチェック部205が、上記演算に
おいて不当と判定した場合、誤り検出信号を信号経路23
1に出力し、この誤り検出信号は制御信号バス252 を介
して中央処理装置101 に渡される。

【００１３】一方、デコーダ203 に入力されたアドレス
が主記憶装置102-1 の領域外であった場合、デコーダ20
3 は「０」を出力する。その結果、アンド回路207 は、
信号経路224 にリード信号が入力されても、信号経路22
7 にトリガ信号は出力せず、従って、この場合も上述し
たデータの格納動作と同様にデータのリード動作は行わ
ない。このように、デコーダ203 に予め設定されたアド
レス領域内のアドレスを受け取った主記憶装置のみがデ
ータのリード動作を行う。

【００１４】また、誤り検出信号を入力した中央処理装
置101 は、アドレスバス250 上のアドレスをモニタし、
該当する論理ページを閉塞し、更にオペレーションパネ
ル104 に障害情報の表示を行う等の障害処理を行う。

【００１５】以上述べたように、上記システムは、主記
憶装置102-1 、102-2 、…、102-nにて、それぞれ誤り
検出機能を有するため、主記憶装置内の記憶部に異常が
発生した場合でも、これを検出することができる。従っ
て、不用意に誤ったデータを元に処理が行われることを
回避することができ、このような誤ったデータを元に処
理を行うことで生じる２次障害の発生を未然に防止する
ことが可能となっている。

【００１６】

【発明が解決しようとする課題】ところで、一般に情報
処理装置は、その起動時に主記憶装置102-1 、102-2 、
…、102-n の全アドレスの診断を行う。これにより、既
に故障している記憶部はこの時検出可能である。また、
一旦、情報処理装置が運用状態となっても、上記故障検
出装置を備えたものにおいては、主記憶装置に他の装置
からリード動作を行ったアドレスは、誤り検出動作を実
施することができるため、そのアドレスを故障と認識で
きる。

【００１７】しかしながら、情報処理装置において、運
用中の主記憶装置へのアクセスは、プログラムの構成
や、主記憶装置にアクセスする他装置の動作状況に影響
され、必ずしも主記憶装置の全アドレスに対してアクセ
スされるとは限らない。従って、故障の起きたアドレス
であっても、そのアドレスに対しリード動作が実施され
ないと故障とは認識されず、潜在故障となる。その結
果、例えば、オンライン処理を行う情報処理装置に代表
されるように、一旦運用状態になると、連続運用を行う
ような情報処理装置の場合、運用中に発生した故障は、
リード動作時の誤り検出機能により検出されるのみとな
り、幾つもの潜在故障が蓄積される可能性がある。

【００１８】このような潜在故障が蓄積されると、情報
処理装置の負荷が変動する等の原因で主記憶装置の使用
領域が変化した場合、潜在故障アドレスがアクセスさ
れ、故障と判断される。そして、故障が認識されると、
情報処理装置は、例えば故障アドレスを含む論理ページ
を閉塞する等の障害処理を行うが、ここで蓄積されてい
た潜在故障箇所が次々に認識され、論理ページの閉塞が
進行すると、やがて処理に必要な主記憶領域に不足が生
じて処理が継続不能となり、情報処理装置のシステムダ
ウンを招いてしまうといった問題点を有していた。本発
明は、上記従来の問題点を解決するためになされたもの
で、主記憶装置の潜在故障によるシステムダウンの発生
を防止することのできる主記憶装置の故障検出装置を提
供することを目的とする。

【００１９】

【課題を解決するための手段】本発明の主記憶装置の故
障検出装置は、複数の主記憶装置を備えた情報処理装置
における主記憶装置の故障検出装置において、各主記憶
装置のうち、他主記憶装置がアクセスされたことを検出
するアクセス検出手段と、前記他主記憶装置がアクセス
された場合、自主記憶装置内でアドレスを生成するアド
レス生成手段と、前記アドレス生成手段で生成されたア
ドレスの内容を前記自主記憶装置からリードし、データ
の誤りを検出する誤り検出手段と、前記誤りが検出され
た場合、そのアドレスデータを格納するアドレス格納手
段と、前記アドレス格納手段に格納された誤り検出アド
レスデータを通知する誤りアドレス通知手段とを備えた
ものである。

【００２０】

【作用】本発明の主記憶装置の故障検出装置において
は、他主記憶装置がアクセスされた場合、アクセス検出
手段はこれを検出し、アドレス生成手段は、自主記憶装
置内でアドレスを生成する。誤り検出手段は、生成され
たアドレスの内容を自主記憶装置からリードし、そのア
ドレスの内容に誤りがあるか否かを判定する。この誤り
検出手段で誤りが検出された場合、アドレス格納手段
は、そのアドレスを格納し、誤りアドレス通知手段は、
その誤り検出アドレスデータを通知する。従って、主記
憶装置の任意のアドレスに故障が生じてもその検出が可
能となり、潜在故障の蓄積を防止することができる。

【００２１】

【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。図１は本発明の主記憶装置の故障検出装置の
実施例を示すブロック図である。図の装置は、アクセス
検出手段１と、アドレス生成手段２と、誤り検出手段３
と、アドレス格納手段４と、誤りアドレス通知手段５と
からなる。尚、図の主記憶装置300-1 は、複数の主記憶
装置300-2 、…、300-n （図示省略）のうちの一つを示
している。

【００２２】アクセス検出手段１は、主記憶装置300-1
において、他主記憶装置300-2 、…、300-n のいずれか
がアクセスされたことを検出する機能を有し、デコーダ
６、アンド回路７、８、９、オア回路１０、１１、ノッ
ト回路１２とから構成されている。アドレス生成手段２
は、他主記憶装置300-2 、…、300-n のいずれかがアク
セスされた場合、自主記憶装置300-1 内でアドレスを自
動生成する機能を有し、この実施例ではカウンタで構成
されている。誤り検出手段３は、カウンタ２で生成され
たアドレスの内容を記憶部１４からリードし、その誤り
を検出する機能を有し、ＥＣＣチェック部で構成されて
いる。アドレス格納手段４は、ＥＣＣチェック部３で検
出されたアドレスを格納する機能を有し、レジスタで構
成されている。誤り検出アドレス通知手段５は、ＥＣＣ
チェック部３で出力された誤り検出信号を、中央処理装
置に通知すると共に、レジスタ４に格納されている誤り
検出アドレスデータをシステムバス301 301 を介して中
央処理装置に通知する機能を有し、切替え器１５と信号
経路１６、３８で構成されている。

【００２３】また、記憶部１３、１４は、従来の記憶部
201 、202と同様であり、記憶部１３には、アドレスバ
ス５０に接続された信号経路１７が、切替え器１８およ
び信号経路１９を介して接続されると共に、データバス
５１に接続された信号経路２０が接続され、かつ、出力
側が信号経路２１を介してＥＣＣチェック部３に接続さ
れている。デコーダ６は、従来のデコーダ203と同様の
機能を有しており、信号経路１７が入力され、信号経路
２２を出力としている。アンド回路７は、信号経路２２
と、制御信号バス５２に接続された信号経路２３を入力
とし、信号経路２４を出力としている。また、信号経路
２４は記憶部１３、１４に入力されていると共に、ＥＣ
Ｃ生成部２５に入力されている。アンド回路８は、信号
経路２２と、制御信号バス５２に接続された信号経路２
６とを入力とし、信号経路２７を出力としている。更に
アンド回路９は、信号経路２２を入力したノット回路１
２の出力信号経路２８が入力されると共に、オア回路１
０の出力信号経路２９が入力され、信号経路３０を出力
としている。

【００２４】信号経路３０は、オア回路１１に入力され
ていると共に、各切替え器１５、１８、３１に接続さ
れ、かつ、カウンタ２に入力されている。また、信号経
路２７がオア回路１１に入力され、このオア回路１１の
出力信号経路３２は、記憶部１３、１４に入力されてい
ると共に、ＥＣＣチェック部３に入力されている。ま
た、オア回路１０には、信号経路２３と信号経路２６と
が入力されている。カウンタ２は、信号経路３０を介し
て、「１」が入力されると、保持しているアドレスを信
号経路３３に対して出力する機能と、この制御信号が入
力された後、保持アドレスを更新する機能を有してい
る。尚、更新されるアドレスは記憶部１３、１４の有す
るアドレスの全範囲である。ＥＣＣチェック部３は、従
来のＥＣＣチェック部205 と同様の機能を有しており、
記憶部１３の出力信号経路２１と記憶部１４の出力信号
経路３４を入力接続し、これらのデータのチェックを行
い、その結果を信号経路３５または信号経路３６に出力
する。また、ＥＣＣ生成部２５も従来のＥＣＣ生成部20
4 と同様の機能を有しており、誤り検出データを信号経
路３７を介して記憶部１３に格納する。

【００２５】レジスタ４は、切替え器１５の接点ｂから
信号経路１６を介して誤り検出信号ｂ（他主記憶装置に
対するアクセス時の誤り検出信号）が入力されると、信
号経路３３を介して入力されるアドレスを格納すると共
に、信号経路２６を介しリード信号が入力された時、信
号経路１７を介して入力されたアドレスが、予めレジス
タ４に与えられたアドレスに一致した場合、信号経路３
８を介してデータバス５１に対し、格納したデータを出
力する機能を有している。切替え器１５の接点ａ側は信
号経路３９を介して制御信号バス５２に接続され、切替
え器３１の接点ａ側は信号経路４０を介してデータバス
５１に接続されている。また、切替え器１８の接点ａ側
は上述したように信号経路１７に接続され、接点ｂ側は
信号経路３３に接続されている。更に、これら切替え器
１５、１８、３１は、信号経路３０からの信号が「１」
になった場合のみ接点ｂ側に切り替えられるよう構成さ
れている。また、アドレスバス５０、データバス５１、
制御信号バス５２はシステムバス301 を構成している。

【００２６】次に、動作について説明する。最初に、主
記憶装置300-1 に対し、その他の装置からデータライト
を行う際の動作について説明する。従来技術の項で説明
した場合と同様に、データライト元の装置は、所望のア
ドレス、データおよびライト信号を、システムバス301
に出力する。データライト元の装置が出力したアドレス
信号は、アドレスバス５０、主記憶装置300-1 の信号経
路１７を介して、切替え器１８、デコーダ６、レジスタ
４に入力される。また、データライト元の装置が出力し
たデータ信号は、データバス５２、信号経路２０を介
し、記憶部１３およびＥＣＣ生成部３に入力される。更
に、データライト元の装置が出力したライト信号は、制
御信号バス５２および信号経路２３を介してアンド回路
７、オア回路１０に入力される。デコーダ６は、入力さ
れたアドレスを基に信号経路２２に「０」または「１」
を出力する。

【００２７】デコーダ６の出力が「１」である場合、即
ち、自主記憶装置300-1 に対するアクセスである場合、
アンド回路７は、信号経路２２を介して「１」を、ま
た、信号経路２３を介してライト信号が入力されるた
め、その出力は「１」となり、これを信号経路２４に送
出する。また、デコーダ６の出力が「１」である場合、
ノット回路１２は「０」を出力するため、アンド回路９
は、信号経路３０に対し「０」を出力する。信号経路３
０が「０」であるため、カウンタ２は、非活性状態を保
持する。また、切替え器１５、１８、３１は、信号経路
３０を介して「０」を入力しているため、その接点は全
てａ側に接続されている。ここで、切替え器１８は、ａ
側に接続されていることから、信号経路１７を介して入
力されているアドレスを信号経路１９に出力する。ま
た、信号経路２４を介してトリガ信号を入力したＥＣＣ
生成部２５は、信号経路２０を介して入力したデータに
基づき、誤り検出データを生成し、これを信号経路３７
に出力する。

【００２８】記憶部１３は、信号経路２４を介してトリ
ガ信号を入力すると、信号経路１９を介して入力したア
ドレスに、信号経路２０を介して入力したデータを格納
する。また、記憶部１４は、信号経路２４を介してトリ
ガ信号を入力すると、信号経路１９を介して入力したア
ドレスに、信号経路３７を介して入力した誤り検出デー
タを格納する。

【００２９】次に、主記憶装置300-1 に対し、その他の
装置からデータリードを行う際の動作について説明す
る。この場合も、従来と同様に、データリード元の装置
は、所望のアドレスおよびリード信号をシステムバス30
1 に出力する。データリード元の装置が出力したアドレ
ス信号は、アドレスバス５０、信号経路１７を介して、
記憶部１３、１４およびデコーダ６に入力される。ま
た、データリード元の装置が出力したリード信号は、制
御信号バス５２、信号経路２６を介してアンド回路８に
入力される。デコーダ６は、上述したデータライトの場
合と同様に、信号経路１７を介して入力したアドレスを
基に、信号経路２２に「０」または「１」を出力する。

【００３０】ここでデコーダ６が「１」を出力する場
合、即ち自主記憶装置300-1 に対するリード要求である
場合、アンド回路８は信号経路２２から「１」を入力
し、信号経路２６からリード信号を入力するため、
「１」を信号経路２７に出力する。また、オア回路１１
は、信号経路２７が「１」のため、トリガ信号を信号経
路３２に出力する。ノット回路１２は、信号経路２２が
「１」であるため、信号経路２８に「０」を出力し、ア
ンド回路９は、この信号経路２８が「０」であることに
より、「０」を信号経路３０に出力する。信号経路３０
が「０」であるため、切替え器１５、１８、３１は全て
ａ側に接続されている。

【００３１】記憶部１３は、信号経路３２を介してトリ
ガ信号を入力すると、信号経路１７、切替え器１８およ
び信号経路１９を介して入力したアドレスに格納されて
いるデータを信号経路２１に対して送出する。また、記
憶部１４は信号経路３２を介してトリガ信号を入力する
と、信号経路１９を介して入力されたアドレスに格納さ
れている誤り検出データを、信号経路３４に対して出力
する。信号経路３２を介してトリガ信号を入力したＥＣ
Ｃチェック部３は、記憶部１３から信号経路２１を介し
て入力したデータと、記憶部１４から信号経路３４を介
して入力した誤り検出データを演算し、データと誤り検
出データの正当性を判定する。

【００３２】ＥＣＣチェック部３は、データが正当であ
ると判定した場合は、記憶部１３から信号経路２１を介
して入力されたデータを、信号経路３５、切替え器３
１、信号経路４０を介してデータバス５１に出力する。
データバス５１に出力されたデータは、リード信号を送
出した装置に受け取られ、処理が行われる。また、ＥＣ
Ｃチェック部３は、データが不当であると判定した場
合、誤り検出信号を信号経路３６、切替え器１５、信号
経路３９を介し、誤り検出信号ａ（自主記憶装置300-1
に対するリード時の誤り検出信号）として制御信号バス
５２に出力する。この誤り検出信号ａは中央処理装置30
1 に渡される。

【００３３】一方、デコーダ６が信号経路２２に「０」
を出力する、即ち、他主記憶装置300-1 、…、300-n の
いずれかに対するアクセスの場合、ノット回路１２は信
号経路２８に「１」を出力する。また、信号経路２３ま
たは２６を介し、ライト信号またはリード信号を入力し
たオア回路１０は、信号経路２９に対し「１」を出力す
る。アンド回路９は、信号経路２８および２９から共に
「１」が入力されるため、その出力は「１」となり、こ
れを信号経路３０に出力する。また、切替え器１５、１
８、３１は、信号経路３０より「１」を入力されるた
め、全てｂ側に接続される。カウンタ２は、信号経路３
０より「１」を入力されるため、アドレスを生成し、こ
のアドレスを信号経路３３に出力する。切替え器１８
は、ｂ側に接続されているため、信号経路３３よりアド
レスが入力され、このアドレスは信号経路１９に出力さ
れる。

【００３４】オア回路１１は、信号経路３０より「１」
が入力されるため、信号経路３２に対し、トリガ信号を
出力する。記憶部１３は、信号経路３２よりトリガ信号
が入力されるため、信号経路１９より入力されるアドレ
ス、即ち、カウンタ２が生成したアドレスに格納された
データを信号経路２１に出力する。また、記憶部１４
は、信号経路３２よりトリガ信号が入力されるため、信
号経路１９より入力されるアドレス、即ち、カウンタ２
の生成したアドレスに格納されている誤り検出データを
信号経路３４に出力する。

【００３５】ＥＣＣチェック部３は、信号経路３２を介
しトリガ信号が入力されるため、信号経路２１より入力
されるデータと、信号経路３４より入力される誤り検出
データを演算し、その正当性を判定する。ここで、正当
と判定した場合は上述したように、信号経路２１より入
力されたデータを信号経路３５に出力し、不当と判定し
た場合は、信号経路３６に誤り検出信号を出力する。ま
た、切替え器３１はｂ側に接続されているため、信号経
路３５よりデータが入力されても信号経路４０に対し出
力されることはない。この機能により、アクセス対象外
の主記憶装置が不要なデータをシステムバス301 に出力
することを抑制している。そして、切替え器１５もｂ側
に接続されているため、信号経路３６より誤り検出信号
が入力された場合、誤り検出信号ｂを信号経路１６に出
力する。

【００３６】レジスタ４は、信号経路１６より誤り検出
信号が入力されると、信号経路３３より入力されたアド
レスを格納する。信号経路１６に送出された誤り検出信
号ｂは、制御信号バス５２を介し中央処理装置に通知さ
れ、中央処理装置はこの通知を受けたことにより、レジ
スタ４のアドレスおよびリード信号をシステムバス301
に出力する。この出力されたアドレスは、アドレスバス
５０を介して信号経路１７に伝達され、また、リード信
号は制御信号バス５２を介し信号経路２６に伝達され
る。レジスタ４は、信号経路１７より入力されるレジス
タアドレスを、予め設定されたアドレスと比較し、これ
が一致しかつ信号経路２６よりリード信号が入力された
場合、即ち、レジスタ４のアドレスに対するリードの場
合、信号経路３８に対し、格納したアドレス、即ち、Ｅ
ＣＣチェックにおいて誤りの検出されたアドレスを示す
データを出力する。

【００３７】これにより、中央処理装置はリードした、
誤りの検出されたアドレスを基に、該当する論理ページ
を閉塞し、オペレーションパネルに、主記憶部に障害が
発生したことを表示し、保守を促す等の障害処理を行
う。また、例えば、主記憶装置の故障数に合わせて情報
処理装置に対する負荷を調整し、主記憶装置の使用領域
が限界に達しないようにし、これにより、システムダウ
ンを起こさないよう処理を継続させ、保守の機会を待つ
等の選択も可能である。

【００３８】尚、上記実施例では、誤り検出アドレスデ
ータの中央処理装置への通知を、先ず中央処理装置に誤
り検出信号を出力し、これにより中央処理装置がレジス
タ４のデータをリードするよう構成したが、中央処理装
置に対し、割込み等で直接誤りアドレスデータを通知す
るよう構成してもよい。また、上記実施例では、アクセ
ス検出手段１をデコーダ６とアンド回路等で構成し、更
に、アドレス生成手段２をカウンタ、誤り検出手段３を
ＥＣＣチェック部、アドレス格納手段４をレジスタ、誤
りアドレス通知手段５を切替え器１５等で構成したが、
これらの構成に限定されるものではなく、上述した機能
を有するものであれば、他の回路あるいはハードウェア
ではなく、プログラム等で構成してもよい。

【００３９】

【発明の効果】以上説明したように、本発明の主記憶装
置の故障検出装置は、他主記憶装置へのアクセス時に、
自主記憶装置でアドレスを自動生成し、その自動生成し
たアドレスのデータチェックを行うよう構成したので、
主記憶装置の任意のアドレスに故障が生じても検出が可
能となり、従って、従来のような潜在故障の蓄積を防止
することができ、特に、一旦運用状態に入ると連続運用
を行うような情報処理装置に適用した場合に大きな効果
を有するものである。

【図面の簡単な説明】

【図１】本発明の主記憶装置の故障検出装置のブロック
図である。

【図２】従来の主記憶装置の故障検出装置を備えた情報
処理装置のブロック図である。

【図３】従来の主記憶装置の故障検出装置のブロック図
である。

【符号の説明】

１ アクセス検出手段 ２ アドレス生成手段 ３ 誤り検出手段 ４ アドレス格納手段 ５ 誤りアドレス通知手段 300-1 主記憶装置 301 システムバス

Claims (1)

1. 【特許請求の範囲】 【請求項１】 複数の主記憶装置を備えた情報処理装置
   における主記憶装置の故障検出装置において、各主記憶
   装置のうち、他主記憶装置がアクセスされたことを検出
   するアクセス検出手段と、前記他主記憶装置がアクセス
   された場合、自主記憶装置内でアドレスを生成するアド
   レス生成手段と、前記アドレス生成手段で生成されたア
   ドレスの内容を前記自主記憶装置からリードし、データ
   の誤りを検出する誤り検出手段と、前記誤りが検出され
   た場合、そのアドレスデータを格納するアドレス格納手
   段と、前記アドレス格納手段に格納された誤り検出アド
   レスデータを通知する誤りアドレス通知手段とを備えた
   主記憶装置の故障検出装置。