JPH05243286A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 大面積のIII-V 化合物半導体チップを用いる
ＦＥＴに関し，クラックの発生による素子破壊及び電気
的接続不良を防止することを目的とする。 【構成】 表面に半導体回路１ａが形成され，裏面に金
属膜２が設けられた半導体薄片１からなるチップ３を基
体上にダイボンデングしてなる半導体装置において，該
半導体薄片１の表面に，該半導体薄片１に応力が印加さ
れたとき該半導体薄片１が破断し分割される位置を画定
するための分割溝４が設けられ，該半導体回路１ａは，
該分割溝４が該半導体薄片１表面を分離して形成する複
数の領域に分割されて配設され，該半導体回路１ａの分
割された各部の電気的接続は該半導体回路１ａの外部の
配線でなされ，該分割溝４の位置から破断し分割された
該半導体薄片１の各薄片は，該半導体薄片１の裏面全面
に設けられた該金属膜２により保持されることを特徴と
して構成しＸように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し，特に
III-V 化合物半導体を用いた高出力の電界効果トランジ
スタ（以下ＦＥＴという。）のチップ構造に関する。

【０００２】近年，化合物半導体，とくにＧａＡｓを用
いたＦＥＴは，マイクロ波通信の分野で広く利用されて
おり，さらなる利用分野の拡大に伴いより高出力のデバ
イスが要求されている。

【０００３】しかし，出力の上昇はチップの大面積化と
放熱のためのチップの薄片化を招き，その結果，製造中
または使用中にクラックが発生して容易に破損に至る危
険が増加した。

【０００４】このため，クラックが生じてもデバイスが
破損されないチップが必要とされている。

【０００５】

【従来の技術】図４は従来技術の実施例であり，図４
（ａ），（ｃ），（ｅ）はチップの平面図，図４
（ｂ），（ｄ），（ｆ）はそれらチップのそれぞれの断
面図を表している。

【０００６】従来，III-V 化合物半導体，例えばＧａＡ
ｓを用いた高出力ＦＥＴは，熱抵抗を低減するために素
子形成面の反対面，即ち半導体基板の裏面を研削して半
導体薄片とした後，図４（ａ），（ｂ）を参照して，半
導体薄片１の裏面に金属膜２を厚くメッキしたチップ３
を形成し，このチップ３を熱伝導の良好な基体にダイボ
ンデングすることで製造されている。

【０００７】しかし，金属膜２の熱膨張率は化合物半導
体より大きい。例えば，金属膜２としてよく用いられる
金の熱膨張率はＧａＡｓの２倍である。このため，図４
（ｃ），（ｄ）を参照して，ダイボンデングの際の加熱
時に熱応力が発生して半導体薄片１にクラック８を生ず
る。

【０００８】このダイボンデングの際に生ずるクラック
８の発生頻度は，半導体薄片１の一辺が３mmを越えると
き顕著になる。このため，一辺が３mm以上の大面積チッ
プを用いたＦＥＴの信頼性は低下するのである。

【０００９】かかる問題を解決するために，図４
（ｅ），（ｆ）を参照して，一辺が３mm未満の複数の半
導体薄片１上に回路又は素子を分割して製造し，それら
の半導体薄片１の裏面にそれぞれ金属膜２をメッキして
製造した複数のチップ３を，一つの基体９上に並設して
ダイボンデングし，各チップ間をワイヤボンデングによ
り電気的に接続して全体として一つの回路，あるいは一
つのＦＥＴをなすように製造する方法が用いられてい
る。

【００１０】この方法では，素子を構成する半導体薄片
自体は小さいためクラックの発生は回避されるものの，
小さなチップを基体上にダイボンデングしなければなら
ず，ボンデングが不揃いになり各チップ間で特性のバラ
ツキを生ずるのである。

【００１１】また，小さなチップを並らべてボンデング
する作業は容易ではなく不良品の発生原因の一つとなっ
ていた。

【００１２】

【発明が解決しようとする課題】上述したように，従来
の化合物半導体装置では，半導体薄片のクラックを回避
するため小さなチップに分割し，一つの基体上に複数個
の小さなチップを並べてダイボンデングする必要があ
る。このため，チップ間の特性が不揃いになる，及び，
不良品が発生し易いという問題があった。

【００１３】本発明は，半導体薄片のクラックの発生箇
所を予め準備することにより，クラックの発生による素
子破壊及び電気的接続不良を防止し，大面積かつ薄いチ
ップを用いた信頼性の高い半導体装置を提供することを
目的とする。

【００１４】

【課題を解決するための手段】図１は本発明の原理説明
図であり，図１（ａ），（ｂ）はそれぞれ半導体薄片を
基体（図示されていない。）にマウントする前のチップ
を，図１（ｃ），（ｄ）はマウント後にクラックが発生
したチップを表している。

【００１５】上記課題を解決するために，図１を参照し
て，本発明の第一の構成は，表面に半導体回路１ａが形
成され，裏面に金属膜２が設けられた半導体薄片１から
なるチップ３を基体上にダイボンデングしてなる半導体
装置において，該半導体薄片１の表面に，該半導体薄片
１に応力が印加されたとき該半導体薄片１が破断し分割
される位置を画定するための分割溝４が設けられ，該半
導体回路１ａは，該分割溝４が該半導体薄片１表面を分
離して形成する複数の領域に分割されて配設され，該半
導体回路１ａの分割された各部の電気的接続は該半導体
回路１ａの外部の配線でなされ，該分割溝４の位置から
破断し分割された該半導体薄片１の各薄片は，該半導体
薄片１の裏面全面に設けられた該金属膜２により保持さ
れることを特徴として構成し，及び，第二の構成は，第
一の構成の半導体装置であって，該半導体薄片はIII-V
化合物半導体であり，該分割溝は，該半導体薄片の劈開
面が該半導体薄片の表面と交わる直線に沿い該半導体薄
片の厚さの３０〜７０％の深さの溝として形成されるこ
とを特徴として構成する。

【００１６】

【作用】本発明にかかるチップでは，図１を参照して，
半導体薄片１には分割用溝４が形成されており，その半
導体薄片１の裏面は金属膜２により裏打ちされている。

【００１７】この分割用溝４は，半導体薄片１の表面を
半導体薄片１にクラックを生ずることがない大きさ，例
えばＧａＡｓでは一辺が３mm以下の領域に分割するよう
に形成される。

【００１８】かかる構成のチップでは，半導体薄片１に
応力が加わっても必ず分割用溝４から破断し，他の部分
にクラックを生ずることがないから，半導体薄片１の表
面に形成された半導体回路１ａを破壊することがない。

【００１９】また，半導体薄片１は裏面が金属膜２によ
り裏打ちされているから，破断後も金属膜２上の同じ位
置に固定され，このためダイボンデングの際に破断前と
同様に一体の半導体薄片からなるチップとして取り扱う
ことができる。

【００２０】従って，分割して個別にボンデングするこ
とで発生するボンデングのバラツキがないから，特性が
安定するのである。また，大きなチップとして扱えるか
ら，取扱が容易であり取扱の不備に基づく不良品の発生
が減少する。

【００２１】なお，分割用溝は一方向に限らず，例えば
碁盤の目状に設けることができる。また，III-V 化合物
半導体の如く明瞭な劈開面が存在する半導体薄片は，分
割用溝をその劈開に沿って設けることにより，他の部分
のクラックを抑制するという効果を奏する。

【００２２】上記分割用溝は，破断を確実に分割溝から
起こすためには基板の３０％以上の深さとすることが好
ましく，一方，基板強度の観点から７０％以内とするこ
とが好ましい。

【００２３】さらに，分割された回路間の配線は，半導
体回路の外部の配線，例えばワイヤー配線によりなされ
る。このため，クラックが発生しても回路間の接続は確
保される。

【００２４】その結果，本発明によれば，大面積の薄い
チップであってもクラックによる回路の破壊，及び物理
的な破損を生ずることがないから，大面積のチップを小
チップに分割することなく一枚のままで取り扱うことが
できるのである。

【００２５】

【実施例】本発明を実施例を参照して詳細に説明する。
図２は本発明の実施例平面図であり，ＦＥＴが形成され
たチップを表している。

【００２６】本実施例の半導体薄片１は，厚さ２５μ
ｍ，幅０．７mm，長さ３．５mmの長方体の（１００）を
主面とするＧａＡｓ基板からなり，その主面を長辺に垂
直な＜１１０＞方位に沿って二等分する分割溝４が形成
されている。

【００２７】分割溝４は，深さ１５μｍのＶ溝であり，
２つの（１１１）面から形成されている。ＦＥＴは，分
割溝４により二分された半導体薄片１の主面の各面に，
それぞれＦＥＴの一部が半導体回路１ａとして分割され
て形成され，ダイボンデング後に例えばワイヤーボンデ
ングにより各半導体回路１ａ間を接続して一素子として
製造される。

【００２８】上記半導体薄片１は，その裏面に厚さ１０
nmのＮｉＣｒ層及び厚さ１００nmのＡｕ層を挟んで，厚
さ３０μｍのＡｕメッキ層が金属膜２として堆積されて
いる。

【００２９】従って，半導体薄片１が分割用溝から割れ
ても，分割した半導体薄片１の各部分は金属膜２に機械
的に固定され及び電気的に接続されているから，特性の
変化を生じない。なお，回路の電気的接続は既述のワイ
ヤボンデングによる。

【００３０】次に，上記した本実施例のチップの製造方
法について詳述する。図３は，本発明の実施例製造工程
図であり，図１に示すチップの製造工程を断面により表
している。

【００３１】先ず，図３（ａ）を参照して，面方位（１
００），厚さ０．８mmのＧａＡｓ基板の主面に分割用溝
４を次の様にして形成する。ＧａＡｓ基板の主面にポジ
レジストを塗布し，フォトリソグラフィにより＜１１０
＞方位に沿う幅１０μｍのスリットを開口する。

【００３２】スリット開口後，それぞれ１容積の硝酸及
び過酸化水素水を８容積の水に混合したエッチャントを
用いてスリットから選択的にエッチングし，深さ１５μ
ｍの（１１１）面を表出するＶ溝を形成し分割用溝４と
する。

【００３３】分割用溝４を形成した後，通常用いられる
ＦＥＴの製造プロセスに従い，分割用溝４を挟みその両
側の主面にＦＥＴを２分割した半導体回路１ａを形成す
る。次いで，ＧａＡｓ基板の裏面を機械研磨により研削
して，ＧａＡｓ基板を厚さ２５μｍの半導体薄片１とす
る。

【００３４】次いで，半導体薄片１の裏面にポジレジス
トを塗布し，フォトリソグラフィにより＜１１０＞方位
に沿う幅２０μｍのスリットをダイ分割領域に開口す
る。次いで，分割用溝４のエッチングに用いた前記エッ
チャントを用いて選択的にエッチングして，半導体薄片
１の裏面にダイ分割用溝５を形成する。

【００３５】次いで，レジストを除去し，図３（ｂ）を
参照して，ダイ分割用溝５の内面を覆い半導体薄片１の
裏面に１００nmの厚さのＮｉＣｒと１０００nmの厚さの
ＡｕからなるＮｉＣｒ／Ａｕ膜６を連続して蒸着する。

【００３６】次いで，レジストを半導体薄片１の裏面に
ダイ分割用溝５を埋めて塗布し，ダイ分割用溝５を埋め
るレジスト７を残しその他のレジストをフォトリソグラ
フィにより除去して，分割用溝５以外の領域の半導体薄
片１の裏面を表出する。

【００３７】次いで，図３（ｃ）を参照して，選択的メ
ッキにより，分割用溝５を除く半導体薄片１の表出され
た裏面に厚さ３０μｍの金を堆積して金属膜２とする。
即ち，金属膜２は半導体薄片１の裏面に分割用溝５で分
離された形で堆積される。

【００３８】次いで，図３（ｄ）を参照して，ダイ分割
用溝５を埋めるレジスト７を除去した後，ＮｉＣｒ／Ａ
ｕ膜６のＡｕをシアン系エッチャントにより，又ＮｉＣ
ｒを希塩酸でエッチングして除去し，ダイ分割をする。

【００３９】以上により本発明の実施例に係るチップが
製造される。次いで，通常のダイボンデングを用いて基
体上にチップをマウントしてＦＥＴを完成する。

【００４０】

【発明の効果】本発明によれば，半導体薄片にクラック
が発生しても回路素子の破壊及び回路配線の破断を回避
でき，また半導体薄片が破断してもチップは破断しない
から，大面積かつ薄いチップを用いた信頼性の高い半導
体装置を製造することができ，半導体装置の大出力化，
大集積化に貢献するところが大きい。

【図面の簡単な説明】

【図１】 本発明の原理説明図

【図２】 本発明の実施例平面図

【図３】 本発明の実施例製造工程図

【図４】 従来技術の実施例

【符号の説明】

１ 半導体薄片 １ａ 半導体回路 ２ 金属膜 ３ チップ ４ 分割用溝 ５ ダイ分割用窓 ６ ＮｉＣｒ／Ａｕ膜 ７ レジスト ８ クラック ９ 基体

Claims (2)

【特許請求の範囲】
1. 【請求項１】 表面に半導体回路（１ａ）が形成され，
   裏面に金属膜（２）が設けられた半導体薄片（１）から
   なるチップ（３）を基体上にダイボンデングしてなる半
   導体装置において，該半導体薄片（１）の表面に，該半
   導体薄片（１）に応力が印加されたとき該半導体薄片
   （１）が破断し分割される位置を画定するための分割溝
   （４）が設けられ，該半導体回路（１ａ）は，該分割溝
   （４）が該半導体薄片（１）表面を分離して形成する複
   数の領域に分割されて配設され，該半導体回路（１ａ）
   の分割された各部の電気的接続は該半導体回路（１ａ）
   の外部の配線でなされ，該分割溝（４）の位置から破断
   し分割された該半導体薄片（１）の各薄片は，該半導体
   薄片（１）の裏面全面に設けられた該金属膜（２）によ
   り保持されることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって，該
   半導体薄片はIII-V 化合物半導体であり，該分割溝は，
   該半導体薄片の劈開面が該半導体薄片の表面と交わる直
   線に沿い該半導体薄片の厚さの３０〜７０％の深さの溝
   として形成されることを特徴とする半導体装置。