JPH05242316A - 計数回路 - Google Patents
計数回路Info
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- JPH05242316A JPH05242316A JP4486392A JP4486392A JPH05242316A JP H05242316 A JPH05242316 A JP H05242316A JP 4486392 A JP4486392 A JP 4486392A JP 4486392 A JP4486392 A JP 4486392A JP H05242316 A JPH05242316 A JP H05242316A
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- circuit
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Abstract
(57)【要約】
【目的】 本発明は計数回路に関し、回路規模が小さ
く、遅延時間が小さく高速動作を行なうことを目的とす
る。 【構成】 計数電圧発生部（２０）は、パラレルに供給
される２n ビットのデータ中の“１”又は“０”の値の
ビット数ｘに応じて増加又は減少する電圧の計数信号を
出力する。Ａ／Ｄ変換部（２１）は、上記計数信号の電
圧値をｎビットの２進数に変換する。
く、遅延時間が小さく高速動作を行なうことを目的とす
る。 【構成】 計数電圧発生部（２０）は、パラレルに供給
される２n ビットのデータ中の“１”又は“０”の値の
ビット数ｘに応じて増加又は減少する電圧の計数信号を
出力する。Ａ／Ｄ変換部（２１）は、上記計数信号の電
圧値をｎビットの２進数に変換する。
Description
【０００１】
【産業上の利用分野】本発明は計数回路に関し、入力デ
ィジタルデータ中の“１”又は“０”の値のビット数を
計数する計数回路に関する。
ィジタルデータ中の“１”又は“０”の値のビット数を
計数する計数回路に関する。
【０００２】ディジタル通信装置においては同期ワード
の検出のために、入力データの所定ビット数のワード中
に“１”又は“０”の値のビット数を計数する計数回路
が設けられている。
の検出のために、入力データの所定ビット数のワード中
に“１”又は“０”の値のビット数を計数する計数回路
が設けられている。
【０００３】
【従来の技術】従来の計数回路は、例えば１６ビットの
データｄ1 〜ｄ16の値“１”のビット数を計数する場合
は図１１に示す如く、８個の半加算回路１１1 〜１１8
と、４個の２ビット加算回路１２1 〜１２4 と、２個の
３ビット加算回路１３1 ，１３ 2 と、４ビットの加算回
路１４とで構成される。
データｄ1 〜ｄ16の値“１”のビット数を計数する場合
は図１１に示す如く、８個の半加算回路１１1 〜１１8
と、４個の２ビット加算回路１２1 〜１２4 と、２個の
３ビット加算回路１３1 ，１３ 2 と、４ビットの加算回
路１４とで構成される。
【０００４】
【発明が解決しようとする課題】従来回路は、上記の如
く、多数の加算回路を必要として回路規模が大きく、ま
た加算回路が多段に縦続接続されるため遅延時間が大き
くなり高速動作が制限されるという問題があった。
く、多数の加算回路を必要として回路規模が大きく、ま
た加算回路が多段に縦続接続されるため遅延時間が大き
くなり高速動作が制限されるという問題があった。
【０００５】本発明は上記の点に鑑みなされたもので、
回路規模が小さく、遅延時間が小さく高速動作を行なう
計数回路を提供することを目的とする。
回路規模が小さく、遅延時間が小さく高速動作を行なう
計数回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】図１は本発明の原理図を
示す。
示す。
【０００７】同図中、計数電圧発生部２０は、パラレル
に供給される２n ビットのデータ中の“１”又は“０”
の値のビット数ｘに応じて増加又は減少する電圧の計数
信号ＡＬを出力する。数電圧発生部と、Ａ／Ｄ変換部２
１は、上記計数信号ＡＬの電圧値をｎビットの２進数に
変換する。
に供給される２n ビットのデータ中の“１”又は“０”
の値のビット数ｘに応じて増加又は減少する電圧の計数
信号ＡＬを出力する。数電圧発生部と、Ａ／Ｄ変換部２
１は、上記計数信号ＡＬの電圧値をｎビットの２進数に
変換する。
【０００８】
【作用】本発明においては、データ中の“１”又は
“０”の値のビット数に比例した電圧の計数信号をアナ
ログ的に発生させ、これをＤ／Ａ変換してディジタル値
とするため、少ない素子数で構成でき、また、信号が通
過する素子及びゲート数が少なく遅延時間が小さくて済
む。
“０”の値のビット数に比例した電圧の計数信号をアナ
ログ的に発生させ、これをＤ／Ａ変換してディジタル値
とするため、少ない素子数で構成でき、また、信号が通
過する素子及びゲート数が少なく遅延時間が小さくて済
む。
【０００９】
【実施例】図２は本発明の他の実施例の原理図を示す。
同図中、計数電圧発生部２２は２ n ビットのデータ中の
“１”又は“０”の値のビット数ｘに応じて減少した後
増加する電圧の折返し計数信号ＡＬ0 と、この折返し計
数信号ＡＬ0 が折返しの前か後かを指示する極性ビット
信号ＰＢとを出力する。
同図中、計数電圧発生部２２は２ n ビットのデータ中の
“１”又は“０”の値のビット数ｘに応じて減少した後
増加する電圧の折返し計数信号ＡＬ0 と、この折返し計
数信号ＡＬ0 が折返しの前か後かを指示する極性ビット
信号ＰＢとを出力する。
【００１０】Ａ／Ｄ変換部２３は上記折返し計数信号Ａ
Ｌ0 の電圧を極性ビット信号ＰＢの指示に従ってｎビッ
トの２進数に変換する。
Ｌ0 の電圧を極性ビット信号ＰＢの指示に従ってｎビッ
トの２進数に変換する。
【００１１】図３は計数電圧発生部２０の一実施例の回
路図を示す。同図中、端子３０1 〜３０8 には８ビット
パラレルのデータｄ1 〜ｄ8 が入来し、スイッチのトラ
ンジスタＴ1-1 〜Ｔ1-8 夫々のベースに供給される。ト
ランジスタＴ1-1 〜Ｔ1-8 夫々のコレクタはバッファの
トランジスタＴ3 のベース及び電流／電圧変換用の抵抗
Ｒ1 の一端に接続されトランジスタＴ1-1 〜Ｔ1-8 夫々
のエミッタは基準電流生成用のトランジスタＴ2-1 〜Ｔ
2-8 夫々のコレクタに接続されている。
路図を示す。同図中、端子３０1 〜３０8 には８ビット
パラレルのデータｄ1 〜ｄ8 が入来し、スイッチのトラ
ンジスタＴ1-1 〜Ｔ1-8 夫々のベースに供給される。ト
ランジスタＴ1-1 〜Ｔ1-8 夫々のコレクタはバッファの
トランジスタＴ3 のベース及び電流／電圧変換用の抵抗
Ｒ1 の一端に接続されトランジスタＴ1-1 〜Ｔ1-8 夫々
のエミッタは基準電流生成用のトランジスタＴ2-1 〜Ｔ
2-8 夫々のコレクタに接続されている。
【００１２】抵抗Ｒ1 の他端及びトランジスタＴ3 のコ
レクタは電源ＶCCに接続されており、トランジスタＴ3
のエミッタは端子３１に接続されている。トランジスタ
Ｔ2- 1 〜Ｔ2-8 夫々のベースはトランジスタのベースと
共通接続されてトランジスタＴ2-1 〜Ｔ2-8 及びＴ5 の
エミッタは共に接地されてカレントミラー回路を構成し
ている。
レクタは電源ＶCCに接続されており、トランジスタＴ3
のエミッタは端子３１に接続されている。トランジスタ
Ｔ2- 1 〜Ｔ2-8 夫々のベースはトランジスタのベースと
共通接続されてトランジスタＴ2-1 〜Ｔ2-8 及びＴ5 の
エミッタは共に接地されてカレントミラー回路を構成し
ている。
【００１３】トランジスタＴ4 のコレクタは電源Ｖccに
接続され、コレクタ・ベース間には抵抗Ｒ2 が接続さ
れ、ベースはトランジスタＴ5 のコレクタに接続され、
トランジスタＴ4 のエミッタはトランジスタＴ2-1 〜Ｔ
2-8 及びＴ5 のベースと端子３２に接続されている。
接続され、コレクタ・ベース間には抵抗Ｒ2 が接続さ
れ、ベースはトランジスタＴ5 のコレクタに接続され、
トランジスタＴ4 のエミッタはトランジスタＴ2-1 〜Ｔ
2-8 及びＴ5 のベースと端子３２に接続されている。
【００１４】この回路では、抵抗Ｒ2 を流れる電流と等
しい電流をトランジスタＴ2-1 〜Ｔ 2-8 ，の全てのコレ
クタにも流れる性質がある。
しい電流をトランジスタＴ2-1 〜Ｔ 2-8 ，の全てのコレ
クタにも流れる性質がある。
【００１５】従って、入力データｄ1 ，ｄ2 ，ｄ2 ，…
ｄ8 によって作動するトランジスタＴ1-1 〜Ｔ1-8 ，に
より、入力データｄ1 ，ｄ2 ，ｄ2 ，…ｄ8 の中の
“１”のビット数ｘに相当する電流がｉ1 として抵抗Ｒ
1 に流れる。この時、端子３１よりの計数信号ＡＬは、
次式で示される。
ｄ8 によって作動するトランジスタＴ1-1 〜Ｔ1-8 ，に
より、入力データｄ1 ，ｄ2 ，ｄ2 ，…ｄ8 の中の
“１”のビット数ｘに相当する電流がｉ1 として抵抗Ｒ
1 に流れる。この時、端子３１よりの計数信号ＡＬは、
次式で示される。
【００１６】ＡＬ＝（ＶCC−ＶBE）−ｘ・ｉ0 ・Ｒ1 但し、ＶBE；トランジスタＴ3 のベース・エミッタ間電
圧（Ｖ） つまり、ＡＬはｘの０〜８の変化に対して互いに等しい
電圧差（ｉ0 ・Ｒ1 ）の降順の値をとる電圧信号とな
る。
圧（Ｖ） つまり、ＡＬはｘの０〜８の変化に対して互いに等しい
電圧差（ｉ0 ・Ｒ1 ）の降順の値をとる電圧信号とな
る。
【００１７】なお、カレントミラー回路のベース・バイ
アス電流ＩB は、後続のＡ／Ｄ変換回路の比較部にも供
給することができる。
アス電流ＩB は、後続のＡ／Ｄ変換回路の比較部にも供
給することができる。
【００１８】図４はＡ／Ｄ変換部２１の一実施例の回路
図を示す。同図中、端子３１よりの計数信号ＡＬは比較
部のトランジスタＴ11，Ｔ13，Ｔ15，Ｔ17，Ｔ19，
Ｔ21，Ｔ 23，Ｔ25夫々のベースに供給され、端子３２よ
りのベース・バイアス電流はトランジスタＴ03〜Ｔ10夫
々のベースに供給される。トランジスタＴ11，Ｔ13，Ｔ
15，Ｔ17，Ｔ19，Ｔ21，Ｔ23，Ｔ25夫々はＮＰＮトラン
ジスタＴ12，Ｔ14，Ｔ16，Ｔ18，Ｔ20，Ｔ22，Ｔ24，Ｔ
26夫々と共にトランジスタＴ03〜Ｔ10夫々を電流源とす
る差動対を構成している。
図を示す。同図中、端子３１よりの計数信号ＡＬは比較
部のトランジスタＴ11，Ｔ13，Ｔ15，Ｔ17，Ｔ19，
Ｔ21，Ｔ 23，Ｔ25夫々のベースに供給され、端子３２よ
りのベース・バイアス電流はトランジスタＴ03〜Ｔ10夫
々のベースに供給される。トランジスタＴ11，Ｔ13，Ｔ
15，Ｔ17，Ｔ19，Ｔ21，Ｔ23，Ｔ25夫々はＮＰＮトラン
ジスタＴ12，Ｔ14，Ｔ16，Ｔ18，Ｔ20，Ｔ22，Ｔ24，Ｔ
26夫々と共にトランジスタＴ03〜Ｔ10夫々を電流源とす
る差動対を構成している。
【００１９】トランジスタＴ11のコレクタは電源ＶCCに
接続され、トランジスタＴ12〜Ｔ26夫々のコレクタは抵
抗Ｒ12〜Ｒ26夫々を介して電源ＶCCに接続されている。
接続され、トランジスタＴ12〜Ｔ26夫々のコレクタは抵
抗Ｒ12〜Ｒ26夫々を介して電源ＶCCに接続されている。
【００２０】電源ＶCCとアースとの間に直列接続された
抵抗Ｒ3 〜Ｒ11及びダイオードＤ1は電源電圧ＶCCを分
圧して各差動対の閾値電圧Ｖth1 〜Ｖth8 を発生してい
る。なおダイオードＤ1 は図３のトランジスタＴ3 のＶ
BEの温度特性を補償するためのものである。
抵抗Ｒ3 〜Ｒ11及びダイオードＤ1は電源電圧ＶCCを分
圧して各差動対の閾値電圧Ｖth1 〜Ｖth8 を発生してい
る。なおダイオードＤ1 は図３のトランジスタＴ3 のＶ
BEの温度特性を補償するためのものである。
【００２１】ところで、計数信号ＡＬのとる値の公称値
をＶ0 〜Ｖ8 とするとき、閾値電圧Ｖth1 〜Ｖth8 は次
式で表わされるように抵抗Ｒ3 〜Ｒ11を設定する。
をＶ0 〜Ｖ8 とするとき、閾値電圧Ｖth1 〜Ｖth8 は次
式で表わされるように抵抗Ｒ3 〜Ｒ11を設定する。
【００２２】 Ｖth1 ＝（Ｖ0 −Ｖ1 ）／２ Ｖth2 ＝（Ｖ1 −Ｖ2 ）／２ ・・・ ・・・ Ｖth8 ＝（Ｖ7 −Ｖ8 ）／２ 各差動対の出力は、トランジスタＴ27，Ｔ28，…Ｔ41を
経てＶ1 ，Ｖ2 ，…Ｖ 8 及びこれらの反転信号である＊
Ｖ2 ，＊Ｖ3 ，…＊Ｖ8 （＊Ｖ1 はこの際不要）が出力
される。
経てＶ1 ，Ｖ2 ，…Ｖ 8 及びこれらの反転信号である＊
Ｖ2 ，＊Ｖ3 ，…＊Ｖ8 （＊Ｖ1 はこの際不要）が出力
される。
【００２３】これらの信号出力の中Ｖ1 ，Ｖ2 ，…Ｖ7
は、デコード部のＮＡＮＤゲートＧ 1 ，Ｇ2 ，…Ｇ7 に
よりそれぞれを上位の反転信号＊Ｖ2 ，＊Ｖ3 ，…＊Ｖ
8 との全“１”のＡＮＤ論理をとり、またＶ8 はバッフ
ァＧ8 を通すことにより、入力信号の８（＝２3 ）値と
ｘ＝０の情報がそれぞれ識別・分離され、論理情報とし
て出力される。
は、デコード部のＮＡＮＤゲートＧ 1 ，Ｇ2 ，…Ｇ7 に
よりそれぞれを上位の反転信号＊Ｖ2 ，＊Ｖ3 ，…＊Ｖ
8 との全“１”のＡＮＤ論理をとり、またＶ8 はバッフ
ァＧ8 を通すことにより、入力信号の８（＝２3 ）値と
ｘ＝０の情報がそれぞれ識別・分離され、論理情報とし
て出力される。
【００２４】図５は、これらの動作の説明図であり、入
力データｄ1 ，ｄ2 ，ｄ2 ，…ｄ8の中の“１”のビッ
ト数ｘに対する電流ｉ1 ，８（＝２3 ）値計数信号Ａ
Ｌ，そして比較部の出力Ｖ1 ，Ｖ2 ，…Ｖ8 ，＊Ｖ2 ，
＊Ｖ3 ，…＊Ｖ8 の論理レベルを示している。
力データｄ1 ，ｄ2 ，ｄ2 ，…ｄ8の中の“１”のビッ
ト数ｘに対する電流ｉ1 ，８（＝２3 ）値計数信号Ａ
Ｌ，そして比較部の出力Ｖ1 ，Ｖ2 ，…Ｖ8 ，＊Ｖ2 ，
＊Ｖ3 ，…＊Ｖ8 の論理レベルを示している。
【００２５】同図の網掛けされた部分は、Ｘの各値に対
して一箇所ずつあり、これが次段のＮＡＮＤゲート
Ｇ1 ，Ｇ2 ，…Ｇ7 で全“１”のＡＮＤ論理をとられる
ことになる。
して一箇所ずつあり、これが次段のＮＡＮＤゲート
Ｇ1 ，Ｇ2 ，…Ｇ7 で全“１”のＡＮＤ論理をとられる
ことになる。
【００２６】これらの論理情報は、ＮＡＮＤゲート
Ｇ9 ，Ｇ10，Ｇ11，のエンコード回路で自然２進数に変
換されて端子３３1 〜３３4 より出力される。なお、図
５においてδ＝ｉ0 ×Ｒ1 −ＶBEの関係にある。
Ｇ9 ，Ｇ10，Ｇ11，のエンコード回路で自然２進数に変
換されて端子３３1 〜３３4 より出力される。なお、図
５においてδ＝ｉ0 ×Ｒ1 −ＶBEの関係にある。
【００２７】図６は計数電圧発生部２２の一実施例の回
路図を示す。
路図を示す。
【００２８】本図は、図３と比較して、入力データ
ｄ1 ，ｄ2 ，ｄ2 ，…ｄ8 によって作動するスイッチの
トランジスタＴ1-1 〜Ｔ1-8 が、Ｔ1-1AとＴ1-1B、Ｔ
1-2AとＴ1- 2B、…Ｔ1-8AとＴ1-8B夫々の差動対のスイッ
チ回路とされ、トランジスタＴ1-1A，Ｔ1-2A，…Ｔ1-8A
のコレクタ電流は、加算合成され、電流ｉ1 として抵抗
Ｒ13に流れてｘ・ｉ0 ・Ｒ13＝Ｖ1 の電圧降下を生じさ
せ、また同時にトランジスタＴ1-1B，Ｔ1-2B，…Ｔ1-8B
のコレクタ電流も、加算合成され、電流ｉ2 として抵抗
Ｒ14に、（８−ｘ）・ｉ0 ・Ｒ14＝Ｖ2 の電圧降下を生
じさせ、Ｖ1 ，Ｖ2 の値が決定する。但し、ｘは値
“１”のビット数である。
ｄ1 ，ｄ2 ，ｄ2 ，…ｄ8 によって作動するスイッチの
トランジスタＴ1-1 〜Ｔ1-8 が、Ｔ1-1AとＴ1-1B、Ｔ
1-2AとＴ1- 2B、…Ｔ1-8AとＴ1-8B夫々の差動対のスイッ
チ回路とされ、トランジスタＴ1-1A，Ｔ1-2A，…Ｔ1-8A
のコレクタ電流は、加算合成され、電流ｉ1 として抵抗
Ｒ13に流れてｘ・ｉ0 ・Ｒ13＝Ｖ1 の電圧降下を生じさ
せ、また同時にトランジスタＴ1-1B，Ｔ1-2B，…Ｔ1-8B
のコレクタ電流も、加算合成され、電流ｉ2 として抵抗
Ｒ14に、（８−ｘ）・ｉ0 ・Ｒ14＝Ｖ2 の電圧降下を生
じさせ、Ｖ1 ，Ｖ2 の値が決定する。但し、ｘは値
“１”のビット数である。
【００２９】そして、上記抵抗Ｒ13，Ｒ14夫々の電圧降
下がトランジスタＴ61，Ｔ62で比較・選択され、Ｖ1 ，
Ｖ2 の電圧の高い何れか一方のみ出力され、２3 値折返
し計数信号ＡＬ0 となり、端子４０より出力される。
下がトランジスタＴ61，Ｔ62で比較・選択され、Ｖ1 ，
Ｖ2 の電圧の高い何れか一方のみ出力され、２3 値折返
し計数信号ＡＬ0 となり、端子４０より出力される。
【００３０】一方、トランジスタＴ56，Ｔ57からなる差
動対の比較器は、Ｖ1 ，Ｖ2 の大きさを常に比較し、そ
の比較結果を極性ビット信号ＰＢとしてトランジスタＴ
63を通じて端子４１より出力する。
動対の比較器は、Ｖ1 ，Ｖ2 の大きさを常に比較し、そ
の比較結果を極性ビット信号ＰＢとしてトランジスタＴ
63を通じて端子４１より出力する。
【００３１】なお、トランジスタＴ55，抵抗Ｒ11，Ｒ12
はトランジスタＴ1-1B，Ｔ1-2B，…Ｔ1-8Bのベースにバ
イアス電圧を供給する回路である。
はトランジスタＴ1-1B，Ｔ1-2B，…Ｔ1-8Bのベースにバ
イアス電圧を供給する回路である。
【００３２】さて、入力データｄ1 ，ｄ2 ，ｄ2 ，…ｄ
8 の中の“１”のビット数ｘが４の時、（８−ｘ）・も
また４となり、Ｖ1 ＝Ｖ2 となって識別ができなくなる
が、トランジスタＴ54により電流ｉ2 側にバイアス電流
として基準電流（ｉ0 ）を流しておくことにより識別可
能となる。
8 の中の“１”のビット数ｘが４の時、（８−ｘ）・も
また４となり、Ｖ1 ＝Ｖ2 となって識別ができなくなる
が、トランジスタＴ54により電流ｉ2 側にバイアス電流
として基準電流（ｉ0 ）を流しておくことにより識別可
能となる。
【００３３】図７は、“１”のビット数ｘと“０”のビ
ット数（８−ｘ）に対する電流ｉ1と電流ｉ2 の関係を
示しており、“１”のビット数ｘが４を越えるとＶ1 と
Ｖ2の大きさが逆転し、“１”のビット数ｘの増加に対
してＶ2 が選択され、ＡＬ0として出力されるので、Ａ
Ｌ0 は“１”のビット数ｘの増加に対して減少した後折
返して増加する２3 値折返し計数信号となる。
ット数（８−ｘ）に対する電流ｉ1と電流ｉ2 の関係を
示しており、“１”のビット数ｘが４を越えるとＶ1 と
Ｖ2の大きさが逆転し、“１”のビット数ｘの増加に対
してＶ2 が選択され、ＡＬ0として出力されるので、Ａ
Ｌ0 は“１”のビット数ｘの増加に対して減少した後折
返して増加する２3 値折返し計数信号となる。
【００３４】この２3 値折返し計数信号ＡＬ0 は、
“１”のビット数ｘが１と８，２と７，３と６，４と
５，の時それぞれ等しい電圧となるので、４値とビット
数ｘが０の時の値を含む５値の情報をもったものとなる
が、同時に出力される極性ビット信号ＰＢは、ｘが０〜
４の間はＬレベル，５〜８ではＨレベルに遷移するの
で、これを手掛かりに１と８，２と７，３と６，４と５
を区別することができる。
“１”のビット数ｘが１と８，２と７，３と６，４と
５，の時それぞれ等しい電圧となるので、４値とビット
数ｘが０の時の値を含む５値の情報をもったものとなる
が、同時に出力される極性ビット信号ＰＢは、ｘが０〜
４の間はＬレベル，５〜８ではＨレベルに遷移するの
で、これを手掛かりに１と８，２と７，３と６，４と５
を区別することができる。
【００３５】図８はＤ／Ａ変換部２３の一実施例の回路
図を示す。この図８は図４の比較部と同様の手法によ
り、４値と、ビット数ｘが０の時の値を含む５値の情報
を識別した後、やはり図４のエンコード部と同様の手法
によりその論理レベルを識別する際に、前記極性ビット
信号ＰＢまたはその反転出力を加えて全“１”を求める
ことにより、図４の比較部と同様に、入力信号の８（＝
２3 ）値とｘ＝０の論理情報が得られる。
図を示す。この図８は図４の比較部と同様の手法によ
り、４値と、ビット数ｘが０の時の値を含む５値の情報
を識別した後、やはり図４のエンコード部と同様の手法
によりその論理レベルを識別する際に、前記極性ビット
信号ＰＢまたはその反転出力を加えて全“１”を求める
ことにより、図４の比較部と同様に、入力信号の８（＝
２3 ）値とｘ＝０の論理情報が得られる。
【００３６】以下、図４のデコード部と同様のエンコー
ド回路により自然２進計数出力が得られる。
ド回路により自然２進計数出力が得られる。
【００３７】図７は、この様子を示す図であり、入力デ
ータｄ1 ，ｄ2 ，ｄ2 ，…ｄ8 の中の“１”のビット数
ｘに対する電流ｉ1 ，ｉ2 ，４（＝２2 ）値計数信号Ａ
Ｌ0，そして比較部の出力Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，＊
Ｖ2 ，＊Ｖ3 ，＊Ｖ4 の論理レベルを示している。
ータｄ1 ，ｄ2 ，ｄ2 ，…ｄ8 の中の“１”のビット数
ｘに対する電流ｉ1 ，ｉ2 ，４（＝２2 ）値計数信号Ａ
Ｌ0，そして比較部の出力Ｖ1 ，Ｖ2 ，Ｖ3 ，Ｖ4 ，＊
Ｖ2 ，＊Ｖ3 ，＊Ｖ4 の論理レベルを示している。
【００３８】同図の網掛けされた部分は、ｘの各値に対
して一箇所ずつあり、これが次段のＡＮＤゲートＧ21〜
Ｇ27で極性ビット信号ＰＢまたはその反転出力を加えて
全“１”のＡＮＤ論理をとられることになる。
して一箇所ずつあり、これが次段のＡＮＤゲートＧ21〜
Ｇ27で極性ビット信号ＰＢまたはその反転出力を加えて
全“１”のＡＮＤ論理をとられることになる。
【００３９】ＮＡＮＤゲートＧ30，Ｇ31，Ｇ32は、図４
のＮＡＮＤゲートＧ9 ，Ｇ10，Ｇ11と全く同一の動作で
自然２進計数出力に変換するエンコード回路である。
のＮＡＮＤゲートＧ9 ，Ｇ10，Ｇ11と全く同一の動作で
自然２進計数出力に変換するエンコード回路である。
【００４０】図９は図８のエンコード部をＡＮＤゲート
とＯＲゲートを用いて構成した場合であり、図８と全く
同一の結果が得られる。しかし、ＣＭＯＳ−ＬＳＩでは
エンコード部の回路素子数が、図８の回路が約140 素子
であるのに対して、図９の回路は約161 素子となり、約
１５％増加する。
とＯＲゲートを用いて構成した場合であり、図８と全く
同一の結果が得られる。しかし、ＣＭＯＳ−ＬＳＩでは
エンコード部の回路素子数が、図８の回路が約140 素子
であるのに対して、図９の回路は約161 素子となり、約
１５％増加する。
【００４１】以下、回路規模（素子数）について検討を
加えると、図６の計数は、入力データ数を８（＝２3 ）
の場合であるが、このような折返し計数電圧発生部を利
用する場合は、計数電圧発生部がやや複雑化し、回路素
子数も倍増するが、後続のＡ／Ｄ変換部の回路規模がほ
ぼ半減するので、全体としてはほぼ同等の素子数で電源
電圧の利用効率の高い効率的な回路を実現できる。
加えると、図６の計数は、入力データ数を８（＝２3 ）
の場合であるが、このような折返し計数電圧発生部を利
用する場合は、計数電圧発生部がやや複雑化し、回路素
子数も倍増するが、後続のＡ／Ｄ変換部の回路規模がほ
ぼ半減するので、全体としてはほぼ同等の素子数で電源
電圧の利用効率の高い効率的な回路を実現できる。
【００４２】このような折返し計数電圧発生部を利用す
る場合は、入力データのビット数を１６と二倍に増して
も、図３の計数電圧発生部と同数の９値の出力電圧値に
なるので、むしろ一挙に１６ビットの計数回路とするの
が効率的である。
る場合は、入力データのビット数を１６と二倍に増して
も、図３の計数電圧発生部と同数の９値の出力電圧値に
なるので、むしろ一挙に１６ビットの計数回路とするの
が効率的である。
【００４３】表１は、各種の方法に於いて、入力データ
数をパラメータとした回路素子数の比較を示している。
数をパラメータとした回路素子数の比較を示している。
【００４４】
【表１】
【００４５】さらに、図１０は、図３の計数電圧発生部
のカレントミラー回路にトランジスタＴ6 を加えてイネ
ーブル信号入力端子を設けたものである。この回路によ
れば、比較的低速で動作させるような場合において、動
作周期の必要最小限の時間のみトランジスタＴ66を導通
させることにより、この計数電圧発生部及びＡ／Ｄ変換
部の消費電力をそのデューティ比に近い値まで低減する
ことができる。
のカレントミラー回路にトランジスタＴ6 を加えてイネ
ーブル信号入力端子を設けたものである。この回路によ
れば、比較的低速で動作させるような場合において、動
作周期の必要最小限の時間のみトランジスタＴ66を導通
させることにより、この計数電圧発生部及びＡ／Ｄ変換
部の消費電力をそのデューティ比に近い値まで低減する
ことができる。
【００４６】この方法は図６のカレントミラー回路にも
応用できることは、勿論可能である。
応用できることは、勿論可能である。
【００４７】動作の高速性については、図１１の従来の
ディジタル加算器による方法が多くのゲートを経て計数
出力が得られるのに対して、図３〜図１０の回路では信
号が通過するトランジスタの数が４個とゲートが２段程
度なので、遅延時間が小さく高速動作が可能となる。
ディジタル加算器による方法が多くのゲートを経て計数
出力が得られるのに対して、図３〜図１０の回路では信
号が通過するトランジスタの数が４個とゲートが２段程
度なので、遅延時間が小さく高速動作が可能となる。
【００４８】なお、本発明による計数回路の入出力信号
は、完全なディジタル信号であるため、ディジタル／ア
ナログの混載ＬＳＩに於いては、回路設計上、一つのマ
クロ・セルとして取り扱うことで利便性を持つことがで
きる。
は、完全なディジタル信号であるため、ディジタル／ア
ナログの混載ＬＳＩに於いては、回路設計上、一つのマ
クロ・セルとして取り扱うことで利便性を持つことがで
きる。
【００４９】
【発明の効果】上述の如く、本発明の計数回路によれ
ば、回路規模が小さく、遅延時間が小さく高速動作を行
なうことができ、実用上きわめて有用である。
ば、回路規模が小さく、遅延時間が小さく高速動作を行
なうことができ、実用上きわめて有用である。
【図１】本発明の原理図である。
【図２】本発明の原理図である。
【図３】計数電圧発生部の回路図である。
【図４】Ａ／Ｄ変換部の回路図である。
【図５】図４の動作説明図である。
【図６】計数電圧発生部の回路図である。
【図７】図８の動作説明図である。
【図８】Ａ／Ｄ変換部の回路図である。
【図９】Ａ／Ｄ変換部の回路図である。
【図１０】計数電圧発生部の回路図である。
【図１１】従来回路の一例のブロック図である。
２０，２２ 計数電圧発生部 ２１，２３ Ａ／Ｄ変換部
Claims (1)
- 【請求項１】 パラレルに供給される２n ビットのデー
タ中の“１”又は“０”の値のビット数ｘに応じて増加
又は減少する電圧の計数信号を出力する計数電圧発生部
（２０）と、 上記計数信号の電圧値をｎビットの２進数に変換するＡ
／Ｄ変換部（２１）とを有することを特徴とする計数回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4486392A JPH05242316A (ja) | 1992-03-02 | 1992-03-02 | 計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4486392A JPH05242316A (ja) | 1992-03-02 | 1992-03-02 | 計数回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05242316A true JPH05242316A (ja) | 1993-09-21 |
Family
ID=12703335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4486392A Withdrawn JPH05242316A (ja) | 1992-03-02 | 1992-03-02 | 計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05242316A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013100468A1 (ko) * | 2011-12-30 | 2013-07-04 | 한국항공우주연구원 | 신호 처리 장치 및 방법 |
-
1992
- 1992-03-02 JP JP4486392A patent/JPH05242316A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013100468A1 (ko) * | 2011-12-30 | 2013-07-04 | 한국항공우주연구원 | 신호 처리 장치 및 방법 |
| KR101388477B1 (ko) * | 2011-12-30 | 2014-04-23 | 한국항공우주연구원 | 신호 처리 장치 및 방법 |
| US9483231B2 (en) | 2011-12-30 | 2016-11-01 | Korea Aerospace Research Institute | Signal processing device and method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |