JPH05241782A - 自己時間調整の下で読出し及び書込み動作をする分散形レジスタを持つ回路構成 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】 マスタスレーブフリップフロップを必要とす
ることなく、レジスタのアドレス指定、並びにデータ書
込み／読出しの信頼性を保証する分散形レジスタを持つ
回路を構成する。 【構成】 この回路は、一連の記憶ユニット１１と、デ
ータバス１４と、アドレスバス１５と、読出し／書込み
信号に対するライン１６と、アドレスバスにプリチャー
ジアドレスをチャージするためのプリチャージロジック
１７と、プリチャージの終了に関して所定の遅延を伴な
って記憶ユニットのアドレスデコーダ１２の動作を可能
にするためのプリチャージセンサー１８とから成る。ま
た、回路は、アドレスバス及びプリチャージロジックを
制御するためのフリップフロップ１９と、そして記憶ユ
ニットの記憶レジスタ１３にデータを書込むのに必要な
時間に基づいて計算された遅延を伴なって書込み停止信
号を作り出すのに適している仮想の遅延回路２０とを含
む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は自己時間調整の下で読出
し及び書込み動作をする分散形レジスタを持つ回路構成
に関する。

【０００２】

【従来の技術】分散形レジスタを持つシステムは主とし
て、一連のデータ記憶ユニットと、データバスと、アド
レスバスと、そして読出し／書込み信号に対するライン
とから成っている。各記憶ユニットはデータ書込み及び
読出しレジスタと、ローカルアドレスデコーダとから成
っている。

【０００３】もしも所定のレジスタと連動されたローカ
ルアドレスデコーダがそのアドレスバス上での対応する
レジスタのアドレスを検知するならば、書込み信号が能
動である場合には、データバス上でのデータがレジスタ
へと転送され、読出し信号が能動である場合には、レジ
スタに記憶されているデータがデータバスへと転送され
る。

【０００４】この型式のアーキテクチャは幾つかの欠陥
を持っている。もしもローカルアドレスデコーダがアド
レスバス上におけるアドレスの安定化時間よりも速いな
らば、正しくないアドレスか複号されることになる。書
込み動作の場合、それは、データがアドレス指定されな
いレジスタへ転送されることを意味し、読出し動作の場
合、それは、アドレス指定されないレジスタからのデー
タがデータバスへ転送されることを意味する。

【０００５】更に、このアーキテクチャでは、それらレ
ジスタが、ゲート制御される単一段のフリップフロップ
よりも大きいサイズでしかも大きな電力消費を持つマス
タースレーブフリップフロップとして達成されることを
必要とする。実際問題として、マスタースレーブフリッ
プフロップにおいて、入力から出力へのデータの転送は
スイッチングインパルスの上向き (又は下向き) 前縁に
おいてのみ生じる。

【０００６】しかし、単一ステップのフリップフロップ
では、スイッチングインパルスがある限り、入力データ
の状態における各変化は出力へと転送される。かくし
て、もしもそのデータがスイッチングインパルスの終了
前に再び変化するならば、新しい状態が出力へ転送さ
れ、結果的に、その動作が一旦完了すると、フリップフ
ロップの出力は一般に、情報を記憶していないその初め
の状態へと再び戻ることになる。

【０００７】アドレス複号化エラーの問題を解決する代
替可能なアーキテクチャでは、すべてのアドレスバスラ
インが知られた状態または使用されない状態へと強制さ
れるプリチャージ状態に対してアドレスバスのアドレス
が保留されるようになっている。かくして、そこには、
アドレスバスをプリチャージアドレスに対してプリチャ
ージするためのプリチャージロジックと、プリチャージ
の状態又はアドレスバスのライン上における状態をチェ
ックするためのプリチャージセンサーとがある。

【０００８】アドレスバスがｎ個のラインで形成されて
いる場合、２ｎ−１のレジスタのみがアドレス指定され
ることになる。一般にオール“１”か又はオール“０”
の自由に利用できるアドレスはアドレスバスのラインが
プリチャージされるものである。書込みか又は読出しに
なる予定の与えられたレジスタがアドレス指定される瞬
間において、そのプリチャージ状態が終りとなる。その
後、適当に遅延されたプリチャージセンサー出力は、ア
ドレスバスかくしてそのアドレスの状態が安定して、複
号できることを示すにつれて、そのローカルアドレスデ
コーダを有効にするために使用される。この様に、デー
タはアドレス指定されたレジスタにおいてのみ読み出さ
れるか又は書き込まれることになる。最大遅延を確保す
るために、プリチャージセンサーをアドレスバスの末端
に配列することが重要である。アドレスは、プリチャー
ジセンサーが状態を変えるときでも、安定している必要
がある。

【０００９】プリチャージセンサーの使用が、もしも一
方において、正しいレジスタアドレスの問題を解決する
ならば、いかなる場合においても、マスタースレーブフ
リップフロップをその記憶ユニットにおけるレジスタと
して使用する必要がある。ゲート制御されるシングル段
のフリップフロップの使用を許容する１つの解決策に
は、プリチャージセンサーの外に、特定の適当に時間調
整されたスイッチング又はゲート信号の使用を必要とす
る。ゲート信号は、データ切換えを可能にするクロック
信号とのプリチャージセンサーの出力における信号の論
理的組合せとして得られる。この様に、クロック信号は
データの時間期間を通した途中で状態を変えるので、デ
ータが切り換えられた後のプリチャージングの終了の検
知でもって開始するゲート信号はデータ自体の新しいス
イッチング動作前に終了し、かくして、問題でのデータ
は、仮にそれが単一ステップ型であってさえ、そのフリ
ップフロップの出力上で転送されることになる。

【００１０】前述の解決策は、もしも、一方において、
それが単一ステップのフリップフロップの使用を可能に
し、かくして、小さいサイズと減少された電力消費でも
って実施されるとしても、直ちに利用できないようにす
ると共に、いかなる場合でも電力の消費を増大させるこ
とになる付加的なゲート信号の使用を要するという欠点
を持っている。

【００１１】更に、かかるアーキテクチャに関しては、
ゲートインパルスの最小長さを決定するために、例え
ば、バス遅延、複号遅延などの書込みチェーンにおける
システムのコンポーネントの挙動についての詳細な知識
を必要とする。最後に、この型式のアーキテクチャは大
量生産技術でもって達成された回路構成の有り得る最高
速度動作を許さず、変わりやすい環境状態においては、
その構成が融通性に欠け最悪の状態の下で適切な動作を
得るために最大の保証された速度において動作すること
を意味する。

【００１２】

【発明が解決しようとする課題】本発明の目的は、マス
タースレーブフリップフロップを必要とすることなく且
つ補助信号の使用なしに、レジスタをアドレス指定する
ための動作並びにデータ書込み及び読出しのための動作
における最大の信頼性を保証する分散形レジスタを持つ
回路構成を達成することにある。

【００１３】

【課題を解決するための手段】本発明によると、かかる
目的は、各々がアドレスデコーダ及びデータ記憶レジス
タからなる一連の記憶ユニットと、データバスと、アド
レスバスと、読出し／書込み信号に対するラインと、そ
のアドレスバスにプリチャージアドレスをプリチャージ
するためのプリチャージロジックと、そのプリチャージ
の終了に関して所定の遅延をもってすべての記憶ユニッ
トのアドレスデコーダの動作を可能にするためのプリチ
ャージセンサーとを有する分散形レジスタを持つ回路構
成において、アドレスバスを制御するとともに、書込み
開始信号によりセットされそして書込み停止信号により
リセットされるプリチャージロジックを制御するための
フリップフロップと、そしてその記憶ユニットの記憶レ
ジスタにおけるデータの書込みに対して必要とする時間
に基づいて計算された遅延を伴なって前述の書込み停止
信号を作り出すために、前記書込み開始信号により作動
され且つ前記プリチャージセンサーにより有効にされる
仮想の遅延回路とを備えたことを特徴とする回路構成に
よって達成される。

【００１４】特に、好ましくはデータ記憶ユニットと同
一の仮想の記憶ユニットにより構成される仮想の遅延回
路は、記憶ユニットのそれぞれの記憶レジスタに論理レ
ベル“１”か又は“０”を書込むのに必要な時間に基づ
いて計算された遅延を伴なって前記書込み停止信号を作
り出すのに適している。これは、アドレス指定されたレ
ジスタにデータを書込むのに必要とする時間に対しての
み有効にされる予定のレジスタにおけるデータの書込み
動作を可能にする。本発明の特長は、添付図面において
非制限的例として例示されたその実施例についての以下
の詳細な記載により一層明瞭になろう。

【００１５】

【実施例】図１において、本発明による可能な回路構成
は、各々がアドレスデコーダ１２と、それぞれのアドレ
スデコーダ１２の出力信号により有効にされるデータ記
憶レジスタ１３とからなっている一連の記憶ブロック１
１を含んでいる。記憶ユニット１１はそれぞれのバッフ
ァ３９，２４を備えたデータバス１４及びアドレスバス
１５に沿って整列されている。アドレスバスの末端に
は、アドレスデコーダ１２を可能化する有効なアドレス
信号IVを放出するのに使用されるプリチャージセンサー
１８が接続されている。

【００１６】各記憶ユニット１１は、読出し／書込み信
号 (書込み信号は読出し信号の否定により得られる) の
供給される回路ライン１６にも接続されている。バッフ
ァ２４の出力におけるアドレスバス１５には、プリチャ
ージアドレス、つまり、すべて論理価“１”をバッファ
２４の出力にプリチャージするためのプリチャージロジ
ック１７が接続されている。

【００１７】この回路構成はまた、アドレスバス１５及
びプリチャージロジック１７を制御するためのフリップ
フロップ１９を含んでいる。フリップフロップ１９の出
力はバッファ２４及びプリチャージロジック１７に接続
され、そのセット入力は書込み開始信号ＩＳの供給ライ
ンに接続され、そのリセット入力は、電力オン・リセッ
ト信号Ｉ及び仮想の遅延回路２０の出力により表わされ
た入力を持つＯＲ論理ゲート３６により供給される書込
み停止信号ＦＳの供給ラインに接続されている。

【００１８】仮想の遅延回路２０は、プリチャージセン
サー１８に対して出力において接続され、常時能動のア
ドレス入力２２の与えられているアドレスデコーダ２１
を含んでいる。アドサスデコーダ２１の出力はフリップ
フロップ２３に対して入力において接続されている。フ
リップフロップ２３はまた、プリチャージセンサー１８
の出力に対してそのリセット入力において接続されてい
る。フリップフロップ２３の出力はＯＲ論理ゲート３６
の２つの入力のうちの１つを表わしている。アドレスデ
コーダ２１及びフリップフロップ２３は、同一の遅延を
導入するように、記憶ユニット１１のアドレスデコーダ
１２及びアドレスレジスタ１３と同一である。

【００１９】図２において、ａ) はデータバス上におけ
るデータの遅延を表わし、ｂ) はアドレスバス上におけ
るアドレスの遅延を表わし、ｃ) は読出し／書込み信号
を表わし、ｄ) は書込み開始信号を表わし、ｅ) はプリ
チャージロジック１７の出力におけるプリチャージ端部
信号及びアドレスバス上におけるアドレスのプリチャー
ジングの結果的可能化を表わし、ｆ) はプリチャージ動
作の終りにプリチャージセンサーによって放出される有
効なアドレス信号を表わし、ｇ) は書込み停止信号を表
わし、ｈ) は記憶レジスタの内容の遅延を表わしてい
る。

【００２０】さてここでは、図１の回路構成の動作がレ
ジスタにおけるデータの書込み動作を通して記述されよ
う。読出し動作は、データが、データバスからレジスタ
へと転送される代わりに、反対の通路に従うという事実
においてのみ、書込み動作から異なっており、しかも、
記憶ユニット１１の内側でレジスタ１３を正しくアドレ
ス指定し且つ書込み動作に完全に類似した動作を遅らせ
る動作を見做せるので、反復説明は省略する。

【００２１】ここでは、データがレジスタ１３に書込ま
れる動作を仮定する。対応する書込み信号 (図２ｃ) は
ライン１６を経て送られる。更に、ここでは、データバ
ス上並びにアドレスバス上における遅延と見做される図
２ａ及び２ｂでのｔ₁ からｔ₂ に及ぶ時間間隔にある場
合を仮定する。レジスタ１３におけるデータの書込み動
作は、図２ｃの書込み／読出し信号に関して適当に遅延
されそしてフリップフロップ１９をセットする目的を持
っている図２ｄに例示されている書込み開始信号ＩＳの
インパルスによって開始される。フリップフロップ１９
の出力 (図２ｅ) はプリチャージロジック１７を無能化
し、そしてデータがそこに記憶される予定のレジスタ１
３のアドレスをアドレスバス上にチャージするためにア
ドレスバス１５のバッファ２４を駆動する。

【００２２】プリチャージセンサー１８がバッファ２４
の出力上でのプリチャージ状態を検出する限り、それ
は、アドレスデコーダ１２を無能化された状態に維持す
る。アドレスバス１５上におけるアドレスの安定化時間
よりも確実に大きい所定の遅延後、プリチャージセンサ
ー１８はそのプリチャージから異なるアドレスバス１５
の状態を検知し、そして有効なアドレス信号IV (図２
ｆ) を通して、アドレスデコーダ１２が、今やアドレス
バス１５上で有効になっているアドレスを複号するのを
可能にする。

【００２３】同時に、プリチャージセンサー１８は、い
かなる場合でも常にアドレス指定されてそしてフリップ
フロップ２３をリセットする仮想の遅延回路２０でのア
ドレスデコーダ２１を可能化つまり有効にする。アドレ
スデコーダ２１の出力はフリップフロップ２３のスイッ
チングインパルスを表わし、それは、最悪の場合でもレ
ジスタ１３のものに等しい対応するスイッチング時間後
に論理レベル“１”に切り変わる。

【００２４】フリップフロップ２３の出力、かくして、
仮想の遅延回路２０の出力はＯＲ論理ゲート３６への入
力において電力オン・リセット信号と組み合わされ、論
理ゲート３６の出力はフリップフロップ１９のリセット
入力に、書込み停止信号ＦＳ(図２ｇ) として供給され
る。同時に、プリチャージロジック１７はアドレスバス
１５上におけるプリチャージアドレスをチャージするた
めに有効にされる。この信号の直前に、アドレス指定さ
れたレジスタ１３の内容は図２ｈに例示されているよう
に変化することになる。

【００２５】前述の実施例の場合、書込み停止信号ＦＳ
のインパルスはフリップフロップ２３に論理レベル
“１”を書込むのに必要な時間後に生じる。この様に、
論理レベル“１”の特定の場合には、アドレス指定され
たレジスタ１３において、データの書込みが完了され
る。図１の実施例に対して代替可能で且つ図３に一層詳
細に示されている回路構成の実施例を参照するに、仮想
の遅延回路２０には、別なフリップフロップ２５が設け
られている。フリップフロップ２５の機能は、アドレス
指定されたレジスタ１３に論理レベル“０”を書込むの
に必要な時間を計算することである。

【００２６】かくして、フリップフロップ２３の設定と
並行して、プリチャージセンサー１８はフリップフロッ
プ２５をリセットする。デコーダ２１の出力は、論理レ
ベル“１”へのフリップフロップ２３のスイッチングに
加えて、論理レベル“０”へのフリップフロップ２５の
スイッチングを実施する。フリップフロップ２５の出力
はインバータ４４により反転されて、そしてＡＮＤ論理
ゲート２６への入力においてフリップフロップ２３の出
力と組み合わされ、この論理ゲートの出力はＯＲ論理ゲ
ート３６の入力において電力オン・リセット信号Ｉと組
み合わされ、そして論理ゲート３６の出力はフリップフ
ロップ１９の入力リセットに供給される。

【００２７】この第２の実施例によると、書込み停止信
号ＦＳのインパルスは、フリップフロップ２３に論理レ
ベル“１”に書込み、それと同時に、フリップフロップ
２５に論理レベル“０”を書込むのに必要な時間に生じ
る。この様に、いずれかの論理レベルの特定のケースに
おいて、アドレス指定されたレジスタ１３では、データ
の書込みが完了される。

【００２８】上述した両回路構成は非同期型式であっ
て、本来的遅延について予備知識を必要としていない。
この構成は、温度、電源、生産の規模のようなあらゆる
条件の下での信頼性のある動作を保証する。かかる構成
は同期及び非同期システムのいずれとも連動できる。図
４には、第１の実施例の回路構成の詳細な実施例が、記
憶ユニット１１に限定して例示されている。

【００２９】そこで、Ａ０−Ａ７はアドレスバス１５の
ラインの入力に示し、Ｔ０−Ｔ７は全体として図１及び
図２のバッファ２４に対応する３状態バッファである。
Ｐ０−Ｐ７はＰチャネルＭＯＳトランジスタである。ト
ランジスタＰ０−Ｐ７のゲートはアドレスバス１５上で
のアドレスのチャージを可能にする信号 (図２ｅに例示
されている) の供給されるラインＬに接続されている。
かかる信号が低い限り、トランジスタＰ０−Ｐ７のゲー
トも低い状態にある。かかるトランジスタは導通しそし
て、アドレスバス１５のアドレスラインを論理レベル
“１”に対応する電圧Vdへとチャージする。

【００３０】アドレスバス上におけるアドレスのチャー
ジを有用にする信号が高くなる場合、トランジスタＰ０
−Ｐ７は禁止され、これと同時に、Ｔ０−Ｔ７が導通し
て、入力Ａ０−Ａ７上でのアドレスをアドレスバス１５
のライン上に転送する。プリチャージセンサー１８はＮ
ＡＮＤ論理ゲート４０でもって作られている。ゲート４
０の入力はアドレスバス１５のアドレスラインであり、
その出力は図２ｆに例示されている有効なアドレス信号
IVである。特定のケースにおいて、プリチャージ状態と
はアドレスバス１５のライン上における全論理レベル
“１”により表わされるものと仮定しているので、もし
もアドレスバス１５のラインの少なくとも１つが論理レ
ベル“０”になるならば、上述した出力は論理レベル
“１”にある。

【００３１】各記憶ユニット１１の入力には、ＡＮＤ論
理ゲート２７がある。論理ゲート２７の入力の１つは有
効なアドレス信号IVにより表わされ、他はアドレスバス
１５の対応するラインに接続されている。アドレスライ
ン１５の対応するラインに接続されている論理ゲート２
７の入力の各々には、その入力における記憶ユニット１
１のアドレスの論理レベルが“０”か又は“１”かに使
って、インバータ３８の有無が決まる。ここでは、記憶
ユニット１１のアドレスが論理レベル“０”により形成
されている。アドレスバス１５上におけるアドレスが記
憶ユニット１１のアドレスと一致し且つプリチャージセ
ンサー１８からの出力における有効なアドレス信号IVが
論理レベル“１”にある場合、ユニット１１の出力Ｕは
論理レベル“１”にある。

【００３２】また、記憶ユニット１１はＡＮＤ論理ゲー
ト２８を含み、そこでの入力は、一方では、読出し信号
を供給するライン１６に接続され、他方では、プリチャ
ージセンサー１８の出力に接続されている。ＡＮＤ論理
ゲート２８の出力はＡＮＤ論理ゲート３０の２つの入力
の１つを表わしている。他の入力は論理ゲート２７の出
力Ｕにより表わされている。論理ゲート３０からの出力
には、読出し動作を有効にするための信号がある。

【００３３】更に、記憶ユニット１１はＡＮＤ論理ゲー
ト２９を含み、そこでの入力は、一方では、書込み信号
(インバータ４２により否定された読出し信号に対応し
ている) を供給するライン１６に接続され、他方では、
プリチャージセンサー１８の出力に接続されている。Ａ
ＮＤ論理ゲート２９の出力はＡＮＤ論理ゲート３１の２
つの入力のうちの１つを表わしている。他の入力は論理
ゲート２７の出力Ｕにより表わされている。論理ゲート
３１からの出力には、書込み動作を有効にするための信
号がある。

【００３４】ＡＮＤ論理ゲート３０の出力は３状態バッ
ファ３２を可能化するのに適していて、データバス１４
上における記憶レジスタ１３の内容の転送を許容する。
更に、論理ゲート３１の出力はデータバス１４上におけ
るデータをレジスタ１３へと転送させるための駆動イン
パルスを発生するのに適している。仮想の遅延回路２０
は、プリチャージの状態以外の状態にあるケースでは、
プリチャージデコーダ１８による出力で表わされている
アドレスバスのライン数に等しい多くの入力を持つ遅延
を導入する機能を持つＡＮＤ論理ゲート３３を含んでい
る。

【００３５】更に、回路２０はＡＮＤ論理ゲート３４を
含み、そこでの入力は、一方では、書込み信号 (インバ
ータ５５を通して否定された読出し信号に対応してい
る) を供給するためのライン１６に接続され、他方で
は、プリチャージデコーダ１８の出力に接続されてい
る。ＡＮＤ論理ゲート３４の出力はＡＮＤ論理ゲート３
５の２つの入力のうちの１つを表わしている。論理ゲー
ト３５の他の入力は論理ゲート３３の出力により表わさ
れている。論理ゲート３５からの出力には、書込み動作
を有効にするための信号がある。

【００３６】かかる信号は、前に例示されたのと同様
に、有効なアドレス信号IVにより前にリセットされたレ
ジスタ２３に論理レベル“１”を書込むための駆動イン
パルスを発生するのに適している。レジスタ２３の出力
は論理ゲート３６の２つの入力のうちの１つを表わし、
他の入力は、前にも述べたように、電力オン・リセット
信号Ｉによって表わされている。

【図面の簡単な説明】

【図１】本発明による回路構成の第１の実施例を例示し
ている。

【図２】読出し／書込み動作中における図１の回路構成
における各種信号の時間に対する曲線を例示している。

【図３】本発明による回路構成の第２の実施例を例示し
ている。

【図４】第１の実施例の回路構成を詳細に例示している
図である。

【符号の説明】

１１ 記憶ユニット １２ アドレスデコ
ーダ １３ データ記憶レジスタ １４ データバス １５ アドレスバス １６ ライン １７ プリチャージロジック １８ プリチャージ
センサー １９ フリップフロップ ２０ 遅延回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マウリツィオ ズファッダ イタリア共和国、20153 ミラノ、ピアッ ツァ ガリバルディ、８ (72)発明者 ジョルジォ ベッティ イタリア共和国、20129 ミラノ、ビア プレムーダ、24 (72)発明者 ファブリツィオ サッキ イタリア共和国、27100 パビーア、ビア エミリア、32

Claims (4)

【特許請求の範囲】
1. 【請求項１】 各々がアドレスデコーダ (１２) 及びデ
   ータ記憶レジスタ (１３) からなる一連の記憶ユニット
   (１１) と、データバス (１４) と、アドレスバス (１
   ５) と、読出し／書込み信号に対するライン (１６)
   と、前記アドレスバスにプリチャージアドレスをプリチ
   ャージするためのプリチャージロジック(１７) と、そ
   のプリチャージの終了に関した所定の遅延をもってすべ
   ての前記記憶ユニット (１１) のアドレスデコーダ (１
   ２) の動作を有効にするためのプリチャージセンサー
   (１８) とを有してなり、前記アドレスバス (１５) を
   制御すると共に、書込み開始信号 (ＩＳ) によりセット
   され、そして書込み停止信号(ＦＳ) によりリセットさ
   れる前記プリチャージロジック (１７) を制御するため
   のフリップフロップ (１９) と、前記記憶ユニット (１
   １) の記憶レジスタ (１３) にデータを書込むのに必要
   とする時間に基づいて計算された遅延を伴なって前記書
   込み停止信号 (ＦＳ) を作り出すために、前記書込み開
   始信号 (ＩＳ)により作動されそして前記プリチャージ
   センサー (１８) により有効にされる仮想の遅延回路
   (２０) とを備えていることを特徴とする分散形レジス
   タを有する回路構成。
2. 【請求項２】 前記仮想の遅延回路 (２０) は前記デー
   タ記憶ユニット (１１) と同一の仮想の記憶ユニットに
   より構成されていることを特徴とする請求項１の回路構
   成。
3. 【請求項３】 前記仮想の遅延回路 (２０) は、前記デ
   ータ記憶ユニット (１３) のアドレスデコーダ (１２)
   と同一で、前記プリチャージセンサー (１８) の出力に
   接続された可能化入力及び常時能動のアドレス入力を備
   えた別なアドレスデコーダ (２１) と、前記データ記憶
   ユニット (１１) の記憶レジスタ (１３) と同一で、前
   記別なアドレスデコーダ (２１) の出力に接続されたス
   イッチ作動入力及び前記プリチャージセンサー (１８)
   の出力に接続されたリセット入力とを備えたフリップフ
   ロップ (２３) とから成り、以って、前記書込み停止信
   号 (ＦＳ) は、論理レベル“１”を書き込むために必要
   とする時間に等しい遅延を伴なって作り出されることを
   特徴とする請求項２の回路構成。
4. 【請求項４】 前記仮想の記憶ユニット (２０) は、前
   記データ記憶ユニット (１３) のアドレスデコーダ (１
   ２) と同一で、前記プリチャージセンサー (１８) の出
   力に接続された可能化入力及び常時能動のアドレス入力
   を備えた別なアドレスデコーダ (２１) と、前記データ
   記憶ユニット (１１) の記憶レジスタ(１３) と同一
   で、前記別なアドレスデコーダ (２１) の出力に接続さ
   れたそれぞれのスイッチ作動入力及び前記プリチャージ
   センサー (１８) の出力に接続されたそれぞれのリセッ
   ト及びセット入力を持っている第１及び第２のフリップ
   フロップ (２３，２５) とによって構成されており、前
   記フリップフロップ (２３，２５) の出力は、論理レベ
   ル“１”及び“０”をそれぞれのフリップフロップ(２
   ３，２５) に書き込むのに必要な時間に基づいて計算さ
   れた遅延を伴なって前記書込み停止信号 (ＦＳ) をＡＮ
   Ｄ論理ゲート (２６) の出力に作り出すように、該論理
   ゲート (２６) の入力において組み合わされるようにな
   っていることを特徴とする請求項１の回路構成。