JPH05236196A - イメージセンサ - Google Patents

Abstract

(57)【要約】 【目的】本発明は原稿情報を読み取るイメージセンサに
関するもので、簡単な回路構成で高速、高感度、低残像
で読み取ることを可能にする。 【構成】フォトトランジスタ、サンプル用ＦＥＴ、第１
および第２のリセット用ＦＥＴ、蓄積コンデンサからな
る画素と、出力バッファー用バイポーラトランジスタ、
アクセス用ＦＥＴ、リセット電源、走査用シフトレジス
タおよびアクセス用トランジスタの一方の電極を共通に
接続してなる画像信号出力ラインからなり、フォトトラ
ンジスタに発生した信号電荷をサンプル用電界効果トラ
ンジスタを介して一斉に蓄積コンデンサおよびバッファ
ー用トランジスタのベース電極に移送し、走査用シフト
レジスタからの走査信号に従って、順次エミッタ電極か
ら画像信号を出力させることを特徴とするイメージセン
サ。出力ラインの電圧を一定にして出力させた場合、バ
ッファー用バイポーラトランジスタの電流増幅効果によ
り感度はＨfe倍に向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】情報処理機器の進展に伴って、そ
の入力装置としてイメージセンサのニーズが高まってい
る。本発明は簡単な回路構成で原稿情報を高速、高感
度、低残像で読み取ることを可能にするイメージセンサ
に関するものである。

【０００２】

【従来の技術】イメージセンサは光電変換素子のアレイ
と走査回路からなり、空間的な明るさの分布を時系列の
電気信号に変換する装置である。ＩＣ、ＬＳＩ技術の発
展に伴ってイメージセンサに関連する技術も高まり、Ｃ
ＣＤイメージセンサやＭＯＳイメージセンサが開発、実
用化されている。イメージセンサの主たる性能は解像
度、感度、Ｓ／Ｎ、読み取り速度および残像性能等であ
る。開発の焦点は解像度およびＳ／Ｎアップ、高速化等
の高性能化と周辺を含めた回路の簡略化、低コスト化で
ある。

【０００３】昨今、通常のＭＯＳ−ＩＣプロセスで製作
でき、コスト面で有利なＭＯＳイメージセンサの開発が
活発化している。 ＭＯＳイメージセンサは、少なくと
も光電変換素子としてのフォトダイオードとアクセス用
の電界効果トランジスタ（以下ＦＥＴ）と走査用シフト
レジスタからなり、蓄積信号電荷をアクセス用ＦＥＴを
介して順次出力ラインに導き画像信号を得るものであ
る。昨今、感度またはＳ／Ｎ向上のために図４に示すよ
うに、フォトトランジスタ１ａ〜１ｄ、リセット用ＦＥ
Ｔ３ａ〜３ｄ、アクセス用ＦＥＴ７ａ〜７ｄ、走査用シ
フトレジスタ１０からなるイメージセンサが開発されて
いる。このＭＯＳイメージセンサはフォトトランジスタ
に蓄積された信号電荷を走査信号に従って順次、アクセ
ス用ＦＥＴ７ａ〜７ｄを介して出力ライン９に導き画像
信号を得ている。また、フォトトランジスタのリセット
の不完全性によって発生する残像を低減するためにリセ
ット用ＦＥＴ３ａ〜３ｄをフォトトランジスタ１ａ〜１
ｄのエミッタ電極に付けている。このイメージセンサは
順次、各画素のアクセスおよびリセットを行う順次読み
取り方式であり、回路は簡単になるという特徴がある
が、走査クロック周期中に読み出しとリセットを行う必
要があり高速読み取りには適さない。また、各画素の蓄
積信号電荷を一斉に蓄積コンデンサに蓄える方式のイメ
ージセンサが開発されている。（特開平２−８３９７６
号公報） 前者にくらべてタイミングの面では有利であ
り高速読み取りに適しているが、回路が複雑で蓄積コン
デンサの所要面積が大きくセンサチップがコスト高にな
る。

【０００４】

【発明が解決しようとする課題】順次読み取り方式のイ
メージセンサは読み取りクロック周期中にアクセスとリ
セットの両タイミングを要し、高速読み取りが難しい。
つまり、高速読み取りの場合、クロック周期が短く、ア
クセス時間およびリセット時間を短くする必要がある。
アクセス時間を短くするに伴って出力ラインに取り出す
信号電荷の損失が増大し、またリセット時間を短くする
に伴ってフォトトランジスタのリセットが不完全になり
残像性能が悪化する。一方、従来例での一斉取り込み方
式のイメージセンサは各画素に付けた一対の容量値の小
さな蓄積コンデンサに蓄えられた信号電荷を画素間で共
通の容量値が大きい出力ラインに出力するために、信号
電圧の減衰が大である。信号電圧の減衰を減らすには蓄
積コンデンサの容量値を大きくしなければならないが、
各画素に大きな容量値の蓄積コンデンサを付けることは
チップ面積を拡大することになり実用上好ましくない。

【０００５】

【課題を解決するための手段】フォトトランジスタ、サ
ンプル用ＦＥＴ、第１および第２のリセット用ＦＥＴ、
蓄積用コンデンサからなる画素と、出力バッファ用バイ
ポーラトランジスタ、アクセス用ＦＥＴ、リセット電
源、走査用シフトレジスタおよびアクセス用ＦＥＴのソ
ース電極を画素間で共通に接続してなる画像信号出力ラ
インから構成し、サンプル用ＦＥＴを導通させることに
より、フォトトランジスタに発生した信号電荷を一斉に
蓄積容量および出力バッファ用トランジスタのベースに
移送し、走査用シフトレジスタからの走査信号に従って
アクセス用ＦＥＴを介して順次、画像信号出力ラインか
ら画像信号を電圧または電流の形態で出力させる。画像
信号を電流の形態で出力させるには画像信号出力ライン
に低入力インピーダンスの電流電圧変換器と積分器から
なる出力アンプを接続する。

【０００６】

【作用】本発明は走査終了後に各画素一斉に蓄積コンデ
ンサのリセット、信号電荷の移送およびフォトトランジ
スタのリセットを行い、走査中にはバッファー用トラン
ジスタのエミッタ電極から順次信号電圧を出力ラインに
取り出すものであるために、簡単な回路で走査周波数に
関係なく所望のサンプル時間、リセット時間を確保する
ことを可能にするもので、高速読み取りと低残像を両立
させることができる。更に、蓄積容量に蓄えられた各画
素の信号電荷による電圧信号をバッファー用バイポーラ
トランジスタを介して出力ラインに出力するために、信
号の減衰が少なく高感度化が可能になり、且つ大きな蓄
積容量が要らないためにチップ面積を小さくできる。バ
ッファー用トランジスタがバイポーラトランジスタであ
るために、ＦＥＴによるものに比べて固定パターンノイ
ズが小さい。また、出力ラインに低入力インピーダンス
の電流電圧変換器を接続すれば出力ラインの電圧が一定
に保たれる。その結果、画像信号の大小によらずバッフ
ァー用トランジスタのエミッタ電圧が一定になり、バッ
ファー用トランジスタが単なるバッファーではなく電流
増幅器として動作して更に大きな出力信号を得ることが
できる。

【０００７】

【実施例】以下、本発明による実施例１を図面を参照し
ながら説明する。図１は本発明によるイメージセンサの
等価回路図である。各画素はそれぞれフォトトランジス
タ１ａ、１ｂ、１ｃ、１ｄ、サンプル用ＦＥＴ２ａ、２
ｂ、２Ｃ、２ｄ、第１のリセット用ＦＥＴ３ａ、３ｂ、
３ｃ、３ｄ、第２のリセット用ＦＥＴ４ａ、４ｂ、４
ｃ、４ｄおよび蓄積コンデンサ５ａ、５ｂ、５ｄ、５ｄ
で構成されている。蓄積コンデンサは別途形成する必要
はなく、サンプル用ＦＥＴ２ａ〜２ｄのソースとグラン
ド間容量および第２のリセット用ＦＥＴのドレインと電
源間容量等で兼ねることができる。６ａ、６ｂ、６ｃ、
６ｄはバッファー用バイポーラトランジスタであり、そ
のベースは蓄積コンデンサに接続され、そのエミッタは
アクセス用ＦＥＴ７ａ、７ｄ、７ｃ、７ｄのドレインに
接続されている。なお、このバッファー用バイポーラト
ランジスタは通常のＣＭＯＳプロセスでＳｉチップ上に
形成することができる。アクセス用ＦＥＴのソースは共
通に接続して画像信号出力ライン９としている。各画素
の第１および第２のリセット用ＦＥＴのソース電極は共
通に接続した後、リセット電源８に接続されている。ア
クセス用ＦＥＴの導通と共にバッファー用バイポーラト
ランジスタが能動領域で動作するために、リセット電源
の電圧は順方向ダイオードの電圧降下Ｖbe（約０．７
ｖ）とすると、Ｖbe〜２Ｖbeが望ましい。１０は走査用
シフトレジスタであり、その並列出力端子が順次アクセ
ス用ＦＥＴ７ａ〜７ｄのゲート電極に接続されている。
１１は各画素共通のサンプル用信号の入力端子であり、
１２および１３はそれぞれ各画素共通の第１および第２
リセット用信号の入力端子である。なお、１４は正電源
端子、１５は出力ラインリセット用ＦＥＴである。図２
は本発明のイメージセンサの動作タイミングチャートで
あり、シフトレジスタ１０に印加されるスタート信号Ｓ
Ｔ、クロック信号ＣＫ、並列出力信号Ｙ1、Ｙ2、Ｙ3、
Ｙ4および画素に印加されるサンプル用信号ＳＰ、第１
および第２のリセット用信号ＲＳ１、ＲＳ２、および出
力ラインのリセット信号ＲＳＬ、そして出力される画像
信号電圧を示している。なお、Ｅｘｔは走査終了信号で
あり、複数個のイメージセンサチップを連続的に接続し
てマルチチップ型イメージセンサを作る場合、前段チッ
プのＥｘｔ信号を後段チップのＳＴ信号として用いる。

【０００８】本発明のイメージセンサの動作を図１、図
２を参照しながら説明する。本発明のイメージセンサの
動作はフォトトランジスタ１ａ〜１ｄに蓄積された光信
号電荷を各画素一斉に蓄積コンデンサ５ａ〜５ｄに移送
する行程と蓄積コンデンサ５ａ〜５ｄに移された信号電
圧を順次読み取る行程に分けられる。まず最初は移送行
程で、蓄積コンデンサ５ａ〜５ｄの残留電圧を第２のリ
セット信号ＲＳ２に従ってリセット電源８の電圧値にリ
セットされた後、サンプルパルスＳＰに従ってフォトト
ランジスタ１ａ〜１ｄに蓄積された信号電荷が蓄積コン
デンサ５ａ〜５ｄに移される。その後、第１のリセット
信号ＲＳ１に従ってフォトトランジスタ１ａ〜１ｄのエ
ミッタをリセット電源８の電圧値にリセットされる。こ
れで一連の信号電荷の移送行程が終わる。これらの移送
行程は走査終了と次のスタート信号の間のブランキング
時間中に行う。引き続いて読み取り行程に入る。走査用
シフトレジスタ１０がスタート信号ＳＴ、クロック信号
ＣＫを受けて動作して並列出力信号Ｙ1、Ｙ2、Ｙ3、Ｙ4
を発生し、順次、蓄積コンデンサ５ａ〜５ｄにある信号
電圧がバッファー用バイポーラトランジスタ６ａ〜６ｄ
を介して画像信号出力ライン９に乗せられ、時系列の画
像信号が得られる。

【０００９】本発明のイメージセンサは走査終了後のブ
ランキング時間中に、画素間で一斉にリセットおよび信
号電荷の移送を行うために、走査周波数に関係なく所望
のサンプル時間、リセット時間を確保することが可能に
なり、高速走査時での信号の減衰を低減でき、且つ残像
性能の低下も少なくなる。このような大きな長所のある
画素間での一斉リセットと信号電荷の移送および保持の
ためには画素毎に蓄積コンデンサが必要である。蓄積コ
ンデンサの容量は一般に実用的なチップ面積から数ｐＦ
以下であり、一方画像信号出力ラインは画素間で共通に
接続されているためにライン容量は一般に約２０ｐＦに
なり、直接蓄積コンデンサの端子をアクセス用ＦＥＴを
通して接続した場合、コンデンサの電荷分配により、画
像信号電圧が大きく減衰する。この信号電圧の減衰を抑
えるために、ＦＥＴによるソースフォロアを介して画像
信号出力ラインに接続する方法がある。この場合、信号
電圧の減衰は少なくなるがＦＥＴ間の閾値電圧の不均一
性により固定パターンノイズが大きくなる。本発明によ
るバイポーラトランジスタによるバッファーの場合、ベ
ース電流が流れることによる信号電圧の多少の減衰があ
るが、トランジスタの電流増幅率が大であれば問題にな
らない程度の減衰で画像信号出力ライン９に画像信号が
得られる。また、バイポーラトランジスタにおいて、固
定パターンノイズの原因となるベース・エミッタ間電圧
Ｖbeの不均一性はＦＥＴの閾値電圧の不均一性に比べて
小さい。

【００１０】図３は本発明によるイメージセンサに電流
電圧変換器および積分アンプからなる出力アンプを付け
た等価回路である。イメージセンサ部は図１と同様であ
るが、簡略化するために信号出力に関係する部分を抽出
して明示している。但し、この出力アンプの場合、出力
ラインリセット用ＦＥＴ１５は不要である。出力アンプ
部は初段のオペアンプ１６、第２段のオペアンプ１７、
帰還抵抗１８および積分コンデンサ１９、リセット用ア
ナログスイッチ２０等からなっている。アナログスイッ
チ２０は図２のＲＳＬと同様のパルスによってコントロ
ールされる。初段のオペアンプ１６は電流電圧変換器と
して動作し、オペアンプの仮想接地効果により出力ライ
ンの電圧は信号の大小によらずほぼ一定値に保たれる。
つまり入力インピーダンスが非常に小さい。初段のオペ
アンプ１６の出力端子に現われた電圧信号が第２段のオ
ペアンプ１７によって積分されて出力される。この出力
アンプを用いることによって出力バッファー用バイポー
ラトランジスタが、そのエミッタ電圧が一定に保たれる
ために、単なる電圧バッファーではなく電荷増幅素子と
して動作し信号感度をＨfe倍にできる。つまり、蓄積コ
ンデンサに蓄えられた信号電荷をＱiとすると、積分コ
ンデンサに出力される信号電荷はＨfe×Ｑiになり、積
分コンデンサ１９の容量をＣfとすると、第２のオペア
ンプ１７の出力信号電圧はＨfe×Ｑi／Ｃfになり極めて
高感度になる。初段のオペアンプは入力インピーダンス
の低いベース接地型のトランジスタであっても良い。

【００１１】

【発明の効果】本発明によれば、画素間での一斉リセッ
トおよび信号電荷の一斉移送と保持、信号電圧の減衰を
最小限に抑えることが可能になり、高速読み取り時にお
いて高感度化と低残像化が小さなチップ面積で実現でき
る。従って、文書読み取り用イメージセンサとして有用
であり、その産業上の効果は極めて大きい。

【図面の簡単な説明】

【図１】本発明の実施例１におけるイメージセンサの等
価回路図。

【図２】本発明のイメージセンサの動作タイミングチャ
ート。

【図３】本発明の実施例１におけるイメージセンサに出
力アンプを付けた等価回路図。

【図４】フォトトランジスタを用いた従来例によるイメ
ージセンサの等価回路図。

【符号の説明】

１ａ、１ｂ、１ｃ、１ｄ・・・フォトトランジスタ ２ａ、２ｂ、２ｃ、２ｄ・・・サンプル用電界効果トラ
ンジスタ ３ａ、３ｂ、３ｃ、３ｄ・・・第１のリセット用電界効
果トランジスタ ４ａ、４ｂ、４ｃ、４ｄ・・・第２のリセット用電界効
果トランジスタ ５ａ、５ｂ、５ｃ、５ｄ・・・蓄積コンデンサ ６ａ、６ｂ、６ｃ、６ｄ・・・バッファー用バイポーラ
トランジスタ ７ａ、７ｂ、７ｃ、７ｄ・・・アクセス用電界効果トラ
ンジスタ ８・・・・リセット電源 ９・・・・画像信号出力ライン １０・・・シフトレジスタ １１・・・サンプル信号入力端子 １２・・・第１のリセット信号の入力端子 １３・・・第２のリセット信号の入力端子 １５・・・出力ラインリセット用ＦＥＴ １６・・・初段のオペアンプ １７・・・第２段のオペアンプ １８・・・帰還抵抗 １９・・・積分コンデンサ ２０・・・アナログスイッチ

Claims (4)

【特許請求の範囲】
1. 【請求項１】フォトトランジスタ、サンプル用電界効果
   型トランジスタ、第１および第２のリセット用電界効果
   型トランジスタ、蓄積コンデンサからなる画素と、出力
   バッファ用バイポーラトランジスタ、アクセス用ＦＥ
   Ｔ、リセット電源、走査用シフトレジスタおよびアクセ
   ス用ＦＥＴのソース電極を画素間で共通に接続してなる
   画像信号出力ラインから構成し、サンプル用ＦＥＴを導
   通させることにより、フォトトランジスタに発生した信
   号電荷を一斉に蓄積容量および出力バッファ用トランジ
   スタのベースに移送し、走査用シフトレジスタからの走
   査信号に従ってバッファー用トランジスタのエミッタ電
   極から順次アクセス用電界効果型トランジスタを介して
   画像信号を得ることを特徴とするイメージセンサ。
2. 【請求項２】フォトトランジスタのエミッタ電極をサン
   プル用電界効果トランジスタのドレイン電極および第１
   のリセット用電界効果トランジスタのドレイン電極に接
   続し、サンプル用電界効果トランジスタのソース電極を
   蓄積コンデンサの一方の電極、第２のリセット用電界効
   果トランジスタのドレイン電極およびバッファー用バイ
   ポーラトランジスタのベース電極に接続し、第１および
   第２のリセット用電界効果トランジスタのソース電極を
   共通のリセット電源に接続し、バッファー用トランジス
   タのエミッタにアクセス用電界効果トランジスタのドレ
   イン電極を接続し、アクセス用電界効果トランジスタの
   ソースを共通に接続して画像信号出力ラインとしたこと
   を特徴とする請求項１のイメージセンサ。
3. 【請求項３】走査用シフトレジスタの走査終了後、第２
   の電界効果トランジスタを導通させることにより蓄積コ
   ンデンサを所定の電圧にリセットし、その後サンプル用
   電界効果トランジスタを導通させて、フォトトランジス
   タに発生した信号電荷を蓄積コンデンサおよび出力トラ
   ンジスタのベース電極に移した後、第１のリセット用電
   界効果トランジスタを導通させてフォトトランジスタを
   リセットし、その後、走査用シフトレジスタからの走査
   信号に従って順次、出力バッファー用トランジスタ、ア
   クセス用電界効果トランジスタを介して読み出すことを
   特徴とする請求項１のイメージセンサ。
4. 【請求項４】出力ラインに低入力インピーダンスの電流
   電圧変換器を接続して出力ラインの電圧を一定に保ち、
   それに伴ってバッファー用トランジスタのエミッタ電圧
   を信号の大小によらず一定に保つことにより、バッファ
   ー用トランジスタを電流増幅器として動作させることに
   より感度を向上させたことをを特徴とする請求項１のイ
   メージセンサ。