JPH05235707A - 低速ラッチ回路 - Google Patents
低速ラッチ回路Info
- Publication number
- JPH05235707A JPH05235707A JP4031790A JP3179092A JPH05235707A JP H05235707 A JPH05235707 A JP H05235707A JP 4031790 A JP4031790 A JP 4031790A JP 3179092 A JP3179092 A JP 3179092A JP H05235707 A JPH05235707 A JP H05235707A
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- Japan
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- noise
- output
- signal
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- Pending
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Abstract
(57)【要約】
【目的】耐ノイズ性を飛躍的に改善した半導体素子を用
いたラッチ回路を得ることが目的である。 【構成】図１に示すラッチ回路において、出力信号を入
力側に帰還させる回路の一部に、時定数が１マイクロ秒
〜１秒の低域通過フィルタ１を挿入する。 【効果】簡単な低域通過フィルタの追加により、半導体
素子を用いたラッチ回路のノイズ性を飛躍的に向上させ
ることができる。
いたラッチ回路を得ることが目的である。 【構成】図１に示すラッチ回路において、出力信号を入
力側に帰還させる回路の一部に、時定数が１マイクロ秒
〜１秒の低域通過フィルタ１を挿入する。 【効果】簡単な低域通過フィルタの追加により、半導体
素子を用いたラッチ回路のノイズ性を飛躍的に向上させ
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は論理回路に係り、特に機
械駆動系の制御や電力系の制御等ノイズの多い雰囲気中
での制御に好適な低速ラッチ回路に関する。
械駆動系の制御や電力系の制御等ノイズの多い雰囲気中
での制御に好適な低速ラッチ回路に関する。
【０００２】
【従来の技術】機械駆動系の制御や電力系の制御等ノイ
ズの多い雰囲気中での制御は通常リレーが用いられてい
るが、近年、小型化のために半導体論理回路が用いられ
てきている。しかし、半導体論理回路ではパルス幅が数
ナノ秒〜数拾ナノ秒の微小な高速のノイズでも動作する
ため、これを避けるためのノイズ対策が困難であるとい
う欠点があった。特に、フリップフロップ回路に代表さ
れるラッチ回路は微小ノイズにより状態が変化するため
影響が大きい。
ズの多い雰囲気中での制御は通常リレーが用いられてい
るが、近年、小型化のために半導体論理回路が用いられ
てきている。しかし、半導体論理回路ではパルス幅が数
ナノ秒〜数拾ナノ秒の微小な高速のノイズでも動作する
ため、これを避けるためのノイズ対策が困難であるとい
う欠点があった。特に、フリップフロップ回路に代表さ
れるラッチ回路は微小ノイズにより状態が変化するため
影響が大きい。
【０００３】図７に従来のラッチ回路の一例を示し（松
下電器編著「プログラム学習による無接点リレーシーケ
ンス制御」科学情報社，’７９,０１,２２発行Ｐ１３８
〜Ｐ１３９）、図８に図７の動作を示す。動作信号Ａの
論理入力により出力Ｃは論理１となり、起動信号Ａが論
理０となっても出力Ｃは論理１の状態を保持し、停止信
号Ｂの論理１の入力により出力Ｃは論理０となり、停止
信号Ｂが論理０となっても出力Ｃは論理０の状態を保持
する。
下電器編著「プログラム学習による無接点リレーシーケ
ンス制御」科学情報社，’７９,０１,２２発行Ｐ１３８
〜Ｐ１３９）、図８に図７の動作を示す。動作信号Ａの
論理入力により出力Ｃは論理１となり、起動信号Ａが論
理０となっても出力Ｃは論理１の状態を保持し、停止信
号Ｂの論理１の入力により出力Ｃは論理０となり、停止
信号Ｂが論理０となっても出力Ｃは論理０の状態を保持
する。
【０００４】ところで、起動信号Ａが論理１→０に変化
した後、停止信号Ｂが論理０→１に変化するまでの間
に、停止信号に数ナノ秒〜数拾ナノ秒の微小なノイズが
重畳されると、そのノイズにより出力Ｃは論理１→０に
誤動作をしてしまう。このような不具合を避けるため、
従来は起動信号Ａや停止信号Ｂの入力部にフィルタを設
けたり、フォトカプラによる絶縁を施したりして対策さ
れているが、ノイズは信号ライン経由のみならず電源ラ
インやグランドラインにも侵入するため、完璧な対策は
行なえないのが現状である。
した後、停止信号Ｂが論理０→１に変化するまでの間
に、停止信号に数ナノ秒〜数拾ナノ秒の微小なノイズが
重畳されると、そのノイズにより出力Ｃは論理１→０に
誤動作をしてしまう。このような不具合を避けるため、
従来は起動信号Ａや停止信号Ｂの入力部にフィルタを設
けたり、フォトカプラによる絶縁を施したりして対策さ
れているが、ノイズは信号ライン経由のみならず電源ラ
インやグランドラインにも侵入するため、完璧な対策は
行なえないのが現状である。
【０００５】
【発明が解決しようとする課題】上記従来技術は、微小
な高速のノイズでも動作し、これを避けるためのノイズ
対策が困難であるという問題があった。
な高速のノイズでも動作し、これを避けるためのノイズ
対策が困難であるという問題があった。
【０００６】本発明の目的は、半導体素子を用いたラッ
チ回路において、１マイクロ秒〜１秒以下の微小ノイズ
が重畳されても誤動作を生じない回路を得ることにあ
る。
チ回路において、１マイクロ秒〜１秒以下の微小ノイズ
が重畳されても誤動作を生じない回路を得ることにあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、帰還ループ中に時定数が１マイクロ秒〜１秒の低域
通過フィルタを設けることにより、低域通過フィルタの
時定数程度より小さいノイズが侵入してもラッチ回路の
状態が変化しないようにしたものである。低域通過フィ
ルタの時定数は、起動信号Ａや停止信号Ｂのパルス幅よ
り短く設定することにより、正常な動作（状態の変化）
が得られる。なお、侵入するノイズとして、論理回路の
論理レベル以上のものが入力されると半導体素子自身が
正常な動作が得られないため、本ラッチ回路の信号の入
力部や出力部にノイズのレベルを制限する回路を併用す
ることが望ましい。
に、帰還ループ中に時定数が１マイクロ秒〜１秒の低域
通過フィルタを設けることにより、低域通過フィルタの
時定数程度より小さいノイズが侵入してもラッチ回路の
状態が変化しないようにしたものである。低域通過フィ
ルタの時定数は、起動信号Ａや停止信号Ｂのパルス幅よ
り短く設定することにより、正常な動作（状態の変化）
が得られる。なお、侵入するノイズとして、論理回路の
論理レベル以上のものが入力されると半導体素子自身が
正常な動作が得られないため、本ラッチ回路の信号の入
力部や出力部にノイズのレベルを制限する回路を併用す
ることが望ましい。
【０００８】
【作用】上記のように構成することにより、低域通過フ
ィルタを通過した後の帰還信号はノイズ信号が大幅に低
減され、論理回路の遷移レベル以下となって、帰還信号
にノイズが重畳されず、正常な出力動作が得られる。
ィルタを通過した後の帰還信号はノイズ信号が大幅に低
減され、論理回路の遷移レベル以下となって、帰還信号
にノイズが重畳されず、正常な出力動作が得られる。
【０００９】
【実施例】図１に本発明の対策例と動作を示す。すなわ
ち、図７の帰還信号Ｄの部分に抵抗と容量で構成した低
域通過フィルタ１を挿入している。停止信号Ｂにノイズ
が重畳されると帰還信号Ｅにはノイズが重畳されるが、
抵抗Ｒと容量Ｃで構成した低域通過フィルタ１を通過し
た後の帰還信号Ｆではノイズ信号が大幅に低減され、論
理回路の遷移レベル以下となり、帰還信号Ｄにはノイズ
は重畳されず、出力Ｃは正常動作が得られる。なお、起
動信号Ａに論理１のノイズが重畳すると出力Ｃにはノイ
ズ幅に相当した論理１出力が重畳され、帰還信号Ｄに論
理０のノイズが重畳すると出力Ｃにはノイズ幅に相当し
た論理０出力が重畳されるが、ノイズがなくなった後に
は、低域通過フィルタ１に保持された信号により正常の
動作を行う。また、通常ノイズのパルス幅は数マイクロ
秒程度以下であり、このような微小パルスが重畳されて
も機械駆動系の制御や電子制御のような低速制御系にお
いては問題とはならない。
ち、図７の帰還信号Ｄの部分に抵抗と容量で構成した低
域通過フィルタ１を挿入している。停止信号Ｂにノイズ
が重畳されると帰還信号Ｅにはノイズが重畳されるが、
抵抗Ｒと容量Ｃで構成した低域通過フィルタ１を通過し
た後の帰還信号Ｆではノイズ信号が大幅に低減され、論
理回路の遷移レベル以下となり、帰還信号Ｄにはノイズ
は重畳されず、出力Ｃは正常動作が得られる。なお、起
動信号Ａに論理１のノイズが重畳すると出力Ｃにはノイ
ズ幅に相当した論理１出力が重畳され、帰還信号Ｄに論
理０のノイズが重畳すると出力Ｃにはノイズ幅に相当し
た論理０出力が重畳されるが、ノイズがなくなった後に
は、低域通過フィルタ１に保持された信号により正常の
動作を行う。また、通常ノイズのパルス幅は数マイクロ
秒程度以下であり、このような微小パルスが重畳されて
も機械駆動系の制御や電子制御のような低速制御系にお
いては問題とはならない。
【００１０】また、低域通過フィルタ１を挿入すること
により、停止信号Ｂに論理１が入力されて出力Ｃが論理
０となる迄に、図１に示すようなＴ１の遅れ時間が発生
するが、使用目的に応じ、Ｔ１として系の動作に問題と
ならず、かつ、ノイズ入力に対しては効果のある値を選
定すればよい。
により、停止信号Ｂに論理１が入力されて出力Ｃが論理
０となる迄に、図１に示すようなＴ１の遅れ時間が発生
するが、使用目的に応じ、Ｔ１として系の動作に問題と
ならず、かつ、ノイズ入力に対しては効果のある値を選
定すればよい。
【００１１】なお、図７の帰還信号Ｃ’の部分に低域回
路１を設けた図２を採用すれば、図１に示した低域通過
フィルタ１に挿入による遅れ時間Ｔ１はなくすことがで
きる。
路１を設けた図２を採用すれば、図１に示した低域通過
フィルタ１に挿入による遅れ時間Ｔ１はなくすことがで
きる。
【００１２】なお、これまでは図７に示したラッチ回路
に対して述べたが、図９（ａ），（ｂ）に示すようなラ
ッチ回路においても帰還ループに低域通過フィルタを挿
入することにより、図１，２と同様な効果があるのはも
ちろんである。また、対象のラッチ回路は図７や図９
（ａ），（ｂ）に限定されず、起動信号の論理１の入力
により出力が論理１となり起動信号が論理０となっても
出力は論理１を保持し、停止信号の論理１の入力により
出力が論理０となり、停止信号が論理０となっても出力
は論理０を保持するものであればよい。この保持機能を
満たすためには、図９（ｃ）に示すように、出力信号と
第２の入力信号を第２の論理回路に入力し、第２の論理
回路の出力と第１の入力信号を第１の論理回路に入力
し、第１の論理回路の出力を出力信号とするように出力
信号を入力に帰還させる帰還ループを必然的に有する。
この帰還ループのいずれかの場所に低域通過フィルタを
設置すれば、上述の所望の特性が得られる。
に対して述べたが、図９（ａ），（ｂ）に示すようなラ
ッチ回路においても帰還ループに低域通過フィルタを挿
入することにより、図１，２と同様な効果があるのはも
ちろんである。また、対象のラッチ回路は図７や図９
（ａ），（ｂ）に限定されず、起動信号の論理１の入力
により出力が論理１となり起動信号が論理０となっても
出力は論理１を保持し、停止信号の論理１の入力により
出力が論理０となり、停止信号が論理０となっても出力
は論理０を保持するものであればよい。この保持機能を
満たすためには、図９（ｃ）に示すように、出力信号と
第２の入力信号を第２の論理回路に入力し、第２の論理
回路の出力と第１の入力信号を第１の論理回路に入力
し、第１の論理回路の出力を出力信号とするように出力
信号を入力に帰還させる帰還ループを必然的に有する。
この帰還ループのいずれかの場所に低域通過フィルタを
設置すれば、上述の所望の特性が得られる。
【００１３】また、低域通過フィルタとしては、抵抗と
コンデンサを組合せたものが最も簡便であるが、差動増
幅器を用いたアクティブフィルタや、シフトレジスタと
一致回路により構成されるデジタルフィルタを用いるこ
とができることはもちろんである。
コンデンサを組合せたものが最も簡便であるが、差動増
幅器を用いたアクティブフィルタや、シフトレジスタと
一致回路により構成されるデジタルフィルタを用いるこ
とができることはもちろんである。
【００１４】図３に本発明の一実施例を示す。信号発生
源４の出力はノイズ制限回路３を経由し、論理回路部２
に入力される。論理回路部２は、起動信号／停止信号生
成回路２−１とラッチ回路２−２で構成され、ラッチ回
路２−２の帰還ループの一部が論理回路部２の外に取り
出され低域通過フィルタ１が挿入される。論理回路部２
の出力はノイズ制限回路５を経由して出力され、リレー
６を経由してモータ７に印加される。
源４の出力はノイズ制限回路３を経由し、論理回路部２
に入力される。論理回路部２は、起動信号／停止信号生
成回路２−１とラッチ回路２−２で構成され、ラッチ回
路２−２の帰還ループの一部が論理回路部２の外に取り
出され低域通過フィルタ１が挿入される。論理回路部２
の出力はノイズ制限回路５を経由して出力され、リレー
６を経由してモータ７に印加される。
【００１５】この場合、信号発生源４には起動指令発生
部や各種センサ出力を含む。また、ノイズ制限回路３
は、図４に示す光結合素子３−１を用いたり、図５に示
す信号振幅制限回路、あるいは図６に示すフィルタ回路
などにより構成し、外部から入力されるノイズのレベル
を半導体素子で扱えるレベル内に減少させる。論理回路
部２は通常の汎用論理集積回路を組合せて構成すること
もできるが、ＰＬＡ（プログラマブルロジックアレイ）
を用いると１個の集積回路で論理回路部２を構成するこ
とができる。低域通過フィルタ１は、数百オームの抵抗
Ｒと、０．０１〜１００マイクロファラッドのコンデン
サＣにより構成する。
部や各種センサ出力を含む。また、ノイズ制限回路３
は、図４に示す光結合素子３−１を用いたり、図５に示
す信号振幅制限回路、あるいは図６に示すフィルタ回路
などにより構成し、外部から入力されるノイズのレベル
を半導体素子で扱えるレベル内に減少させる。論理回路
部２は通常の汎用論理集積回路を組合せて構成すること
もできるが、ＰＬＡ（プログラマブルロジックアレイ）
を用いると１個の集積回路で論理回路部２を構成するこ
とができる。低域通過フィルタ１は、数百オームの抵抗
Ｒと、０．０１〜１００マイクロファラッドのコンデン
サＣにより構成する。
【００１６】なお、コンデンサＣとして高周波特性の良
い大容量のコンデンサがない場合には、高周波特性の良
い小容量のコンデンサと大容量のコンデンサとを並列に
接続することにより、所望の特性が得られる。ノイズ制
限回路５は必要に応じて設置し、内容はノイズ制限回路
３と同じである。
い大容量のコンデンサがない場合には、高周波特性の良
い小容量のコンデンサと大容量のコンデンサとを並列に
接続することにより、所望の特性が得られる。ノイズ制
限回路５は必要に応じて設置し、内容はノイズ制限回路
３と同じである。
【００１７】モータ７の起動時のノイズやリレー６のノ
イズ等が、リレー６の入力ラインや信号発生源４に重畳
されてもノイズ制限回路３，５により論理回路レベル以
下に低下し、かつ、論理回路部２に挿入したノイズも低
域通過フィルタ１により誤動作しないレベルに低下し、
誤動作は生じない。
イズ等が、リレー６の入力ラインや信号発生源４に重畳
されてもノイズ制限回路３，５により論理回路レベル以
下に低下し、かつ、論理回路部２に挿入したノイズも低
域通過フィルタ１により誤動作しないレベルに低下し、
誤動作は生じない。
【００１８】ノイズ制限回路３の入力部やノイズ制限回
路５の出力部のケーブルに誘導のノイズ（パルス幅：１
マイクロ秒）を加えた試験で、低域通過フィルタ１がな
い回路の場合の誤動作を生じないノイズ電圧が５００Ｖ
であったものが、低域通過フィルタ１（時定数：０．１
ミリ秒）付の回路にしたら、誤動作を生じないノイズ電
圧として２ＫＶ以上に改善された。（起動信号，停止信
号パルス幅は０.１幅）。
路５の出力部のケーブルに誘導のノイズ（パルス幅：１
マイクロ秒）を加えた試験で、低域通過フィルタ１がな
い回路の場合の誤動作を生じないノイズ電圧が５００Ｖ
であったものが、低域通過フィルタ１（時定数：０．１
ミリ秒）付の回路にしたら、誤動作を生じないノイズ電
圧として２ＫＶ以上に改善された。（起動信号，停止信
号パルス幅は０.１幅）。
【００１９】また、信号発生源４中のセンサに静電ノイ
ズを印加した試験で、低域通過フィルタ１がない場合の
誤動作を生じないノイズ電圧が２ＫＶであったものが、
低域通過フィルタ１付の回路にしたら誤動作を生じない
ノイズ電圧として２０ＫＶ以上に改善された。
ズを印加した試験で、低域通過フィルタ１がない場合の
誤動作を生じないノイズ電圧が２ＫＶであったものが、
低域通過フィルタ１付の回路にしたら誤動作を生じない
ノイズ電圧として２０ＫＶ以上に改善された。
【００２０】なお、低域通過フィルタ１の時定数として
は、１マイクロ秒未満では効果が少なく、１秒以上では
低域通過フィルタ１が大きくなると共に、起動信号パル
ス幅や停止信号パルス幅より大きくなるケースが多くな
り使用が困難となる。
は、１マイクロ秒未満では効果が少なく、１秒以上では
低域通過フィルタ１が大きくなると共に、起動信号パル
ス幅や停止信号パルス幅より大きくなるケースが多くな
り使用が困難となる。
【００２１】
【発明の効果】本発明によれば、ラッチ回路の入・出力
部のノイズ低減回路を高性能化することなく、簡単な抵
抗１個とコンデンサ１個ないしは複数個の追加により耐
ノイズ性を飛躍的に改善することができるという効果が
得られる。
部のノイズ低減回路を高性能化することなく、簡単な抵
抗１個とコンデンサ１個ないしは複数個の追加により耐
ノイズ性を飛躍的に改善することができるという効果が
得られる。
【図１】本発明のラッチ回路例および動作を示す図であ
る。
る。
【図２】本発明の他のラッチ回路例および動作を示す図
である。
である。
【図３】本発明の一実施例を示す図である。
【図４】ノイズ制限回路の例を示す図である。
【図５】他のノイズ制限回路の例を示す図である。
【図６】さらに他のノイズ制限回路の例を示す図であ
る。
る。
【図７】従来のラッチ回路を示す図である。
【図８】図７の動作説明図である。
【図９】従来の他のラッチ回路を示す図である。
１…低域通過フィルタ、２…論理回路部、３…ノイズ制
限回路、４…信号発生源、５…ノイズ制限回路、６…リ
レー、７…モータ。
限回路、４…信号発生源、５…ノイズ制限回路、６…リ
レー、７…モータ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸本 愿 山口県下松市大字東豊井794番地 株式会 社日立製作所笠戸工場内
Claims (3)
- 【請求項１】起動信号の論理１の入力により出力が論理
１となり、起動信号が論理０となっても論理１を持続
し、停止信号の論理１の入力により出力が論理０とな
り、停止信号が論理０となっても出力は論理０を持続す
る半導体素子を用いたラッチ回路において、出力信号を
入力側に帰還させるループ中に、１マイクロ秒〜１秒の
時定数を有する低域通過フィルタを設けたことを特徴と
する低速ラッチ回路。 - 【請求項２】請求項１記載の低速ラッチ回路において、
起動信号の論理１のパルス幅、ならびに停止信号の論理
１の状態のパルス幅を、低域通過フィルタの時定数より
大きくした低速ラッチ回路。 - 【請求項３】請求項１に記載の低速ラッチ回路におい
て、起動信号・停止信号の入力側、あるいは起動信号生
成論理回路・停止信号生成論理回路の入力側、あるいは
出力信号の出力側に、ノイズ制限回路もしくはノイズ低
減回路を設けた低速ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031790A JPH05235707A (ja) | 1992-02-19 | 1992-02-19 | 低速ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031790A JPH05235707A (ja) | 1992-02-19 | 1992-02-19 | 低速ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235707A true JPH05235707A (ja) | 1993-09-10 |
Family
ID=12340866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031790A Pending JPH05235707A (ja) | 1992-02-19 | 1992-02-19 | 低速ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235707A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111685A (ja) * | 2007-10-30 | 2009-05-21 | Fuji Electric Device Technology Co Ltd | レベルシフト回路およびこれを用いたｄｃ−ｄｃコンバータ |
-
1992
- 1992-02-19 JP JP4031790A patent/JPH05235707A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009111685A (ja) * | 2007-10-30 | 2009-05-21 | Fuji Electric Device Technology Co Ltd | レベルシフト回路およびこれを用いたｄｃ−ｄｃコンバータ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| R250 | Receipt of annual fees |
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