JPH05235323A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05235323A JPH05235323A JP3353092A JP3353092A JPH05235323A JP H05235323 A JPH05235323 A JP H05235323A JP 3353092 A JP3353092 A JP 3353092A JP 3353092 A JP3353092 A JP 3353092A JP H05235323 A JPH05235323 A JP H05235323A
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- JP
- Japan
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Abstract
(57)【要約】
【目的】本発明は、ｎ型ＧａＡｓ基板等の化合物半導体
基板にも良好なオ−ミック接触をとれることを主要な目
的とする。 【構成】III −Ｖ族化合物半導体材料を用いた半導体基
板(21)の裏面に、ＡｕＧｅ層(22)，Ｎｉ層(23)，ＡｕＳ
ｎ層(24)，Ａｕ層(25)を順次積層したことを特徴とする
半導体装置。
基板にも良好なオ−ミック接触をとれることを主要な目
的とする。 【構成】III −Ｖ族化合物半導体材料を用いた半導体基
板(21)の裏面に、ＡｕＧｅ層(22)，Ｎｉ層(23)，ＡｕＳ
ｎ層(24)，Ａｕ層(25)を順次積層したことを特徴とする
半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
III −Ｖ族化合物半導体材料を用いた半導体レ−ザに関
するものである。
III −Ｖ族化合物半導体材料を用いた半導体レ−ザに関
するものである。
【０００２】
【従来の技術】従来、III −Ｖ族化合物半導体材料を用
いた半導体レ−ザにおける裏面電極構造は、予めラッピ
ング及びエッチングにより１３０μｍ前後の厚みにし、
Ｔｉ−Ａｕを（あるいはＴｉ−Ｐｔ−Ａｕを用いる場合
もある）各１０〜２００ｎｍ程度に順次ＥＢ蒸着機やス
パッタ蒸着装置によりウェハ裏面に蒸着する構造であっ
た。
いた半導体レ−ザにおける裏面電極構造は、予めラッピ
ング及びエッチングにより１３０μｍ前後の厚みにし、
Ｔｉ−Ａｕを（あるいはＴｉ−Ｐｔ−Ａｕを用いる場合
もある）各１０〜２００ｎｍ程度に順次ＥＢ蒸着機やス
パッタ蒸着装置によりウェハ裏面に蒸着する構造であっ
た。
【０００３】図２は、従来の半導体レ−ザの概略斜視図
である。即ち、予めラッピング及びエッチングによって
約１３０μｍにしたＧａＡｓ基板１の裏面にＥＢ蒸着機
やスパッタ蒸着装置を用い、厚さ１００ｎｍのＴｉ層
２，厚さ２００ｎｍのＡｕ層３を順次蒸着する。また、
ダイボンディング工程ではパッケ−ジ４上にＡｕＳｎペ
レット５を置き、その後チップ６を前記ペレット５上に
置き圧着していた。
である。即ち、予めラッピング及びエッチングによって
約１３０μｍにしたＧａＡｓ基板１の裏面にＥＢ蒸着機
やスパッタ蒸着装置を用い、厚さ１００ｎｍのＴｉ層
２，厚さ２００ｎｍのＡｕ層３を順次蒸着する。また、
ダイボンディング工程ではパッケ−ジ４上にＡｕＳｎペ
レット５を置き、その後チップ６を前記ペレット５上に
置き圧着していた。
【０００４】しかし、こうした半導体レ−ザにおいて
は、チップ６をボンディングする際、高温に熱したパッ
ケ−ジ４にＡｕＳｎペレット５を乗せて溶かしチップ６
を圧着させる工程をとるため、ペレット５の表面酸化膜
等によりチップ６とペレット５及びペレット５とパッケ
−ジ４の濡れが悪く、熱抵抗の増大及びチップ６の剥が
れの不具合が発生するなどの難点があった。
は、チップ６をボンディングする際、高温に熱したパッ
ケ−ジ４にＡｕＳｎペレット５を乗せて溶かしチップ６
を圧着させる工程をとるため、ペレット５の表面酸化膜
等によりチップ６とペレット５及びペレット５とパッケ
−ジ４の濡れが悪く、熱抵抗の増大及びチップ６の剥が
れの不具合が発生するなどの難点があった。
【０００５】また、従来の裏面メタル構成Ｔｉ−Ａｕ
を、これら各１００ｎｍ〜２００ｎｍ程度を蒸着した
後、更にＡｕＳｎを蒸着させてＴｉ−Ａｕ−ＡｕＳｎの
構成とする場合もあるが、これらでは後にチップ化して
ダイボンディングする際、電極のＡｕ−ＡｕＳｎの界面
にて密着性が良くないため、剥がれが生じる問題があ
る。図３は、上記問題を克服する他の従来例（特開平３
−５７２７５号公報）を説明するための概略斜視図であ
る。まず、約１３０μｍにしたＧａＡｓ基板１の裏面
に、厚さ１００ｎｍのＴｉ層２，厚さ１００ｎｍのＡｕ
Ｇｅ層11，厚さ３μｍのＡｕＳｎ層12，厚さ５０ｎｍの
Ａｕ層13をＥＢ蒸着機，抵抗加熱蒸着機等を用い順次蒸
着を行う。その後、ＧａＡｓ基板１と金属層の密着性を
向上させるため、Ｎ2 中にて２６０℃，３時間の熱処理
を行なう。つづいて、この基板をダイシングによりチッ
プ化する。更に、このチップ６を３００℃に加熱したパ
ッケ−ジ４のマウント場所に置き、チップ６とパッケ−
ジ４の密着を行なう。こうした方法では、ＡｕＧｅ層11
とＡｕＳｎ層12の密着性が良いため剥がれがなく、また
ＡｕＳｎ層12が十分に厚いためペレットなしでパッケ−
ジ４への密着ができる。更に、最上層がＡｕ層13のた
め、ＡｕＳｎ層12の酸化を防ぎ、密着が良好である。
を、これら各１００ｎｍ〜２００ｎｍ程度を蒸着した
後、更にＡｕＳｎを蒸着させてＴｉ−Ａｕ−ＡｕＳｎの
構成とする場合もあるが、これらでは後にチップ化して
ダイボンディングする際、電極のＡｕ−ＡｕＳｎの界面
にて密着性が良くないため、剥がれが生じる問題があ
る。図３は、上記問題を克服する他の従来例（特開平３
−５７２７５号公報）を説明するための概略斜視図であ
る。まず、約１３０μｍにしたＧａＡｓ基板１の裏面
に、厚さ１００ｎｍのＴｉ層２，厚さ１００ｎｍのＡｕ
Ｇｅ層11，厚さ３μｍのＡｕＳｎ層12，厚さ５０ｎｍの
Ａｕ層13をＥＢ蒸着機，抵抗加熱蒸着機等を用い順次蒸
着を行う。その後、ＧａＡｓ基板１と金属層の密着性を
向上させるため、Ｎ2 中にて２６０℃，３時間の熱処理
を行なう。つづいて、この基板をダイシングによりチッ
プ化する。更に、このチップ６を３００℃に加熱したパ
ッケ−ジ４のマウント場所に置き、チップ６とパッケ−
ジ４の密着を行なう。こうした方法では、ＡｕＧｅ層11
とＡｕＳｎ層12の密着性が良いため剥がれがなく、また
ＡｕＳｎ層12が十分に厚いためペレットなしでパッケ−
ジ４への密着ができる。更に、最上層がＡｕ層13のた
め、ＡｕＳｎ層12の酸化を防ぎ、密着が良好である。
【０００６】
【発明が解決しようとする課題】しかしながら、従来の
半導体レ−ザによれば、ＧａＡｓ基板１に接する第１層
にＴｉを用いているため、ｎ型基板に対しては良好なオ
−ミック接触とならない欠点がある。従って、電流を縦
方向に流す半導体レ−ザ等には適用しにくい場合があ
る。
半導体レ−ザによれば、ＧａＡｓ基板１に接する第１層
にＴｉを用いているため、ｎ型基板に対しては良好なオ
−ミック接触とならない欠点がある。従って、電流を縦
方向に流す半導体レ−ザ等には適用しにくい場合があ
る。
【０００７】本発明は上記事情に鑑みてなされたもの
で、上記他の従来技術の利点つまり金属間の剥がれがな
く，ペレットが不要で，しかも表面酸化がないという点
を生かしつつ、ｎ型ＧａＡｓ基板等の化合物半導体基板
にも良好なオ−ミック接触をとれる半導体装置を提供す
ることを目的とする。
で、上記他の従来技術の利点つまり金属間の剥がれがな
く，ペレットが不要で，しかも表面酸化がないという点
を生かしつつ、ｎ型ＧａＡｓ基板等の化合物半導体基板
にも良好なオ−ミック接触をとれる半導体装置を提供す
ることを目的とする。
【０００８】
【課題を解決するための手段】本発明は、III −Ｖ族化
合物半導体材料を用いた半導体基板の裏面に、ＡｕＧｅ
層，Ｎｉ層，ＡｕＳｎ層，Ａｕ層を順次積層したことを
特徴とする半導体装置である。
合物半導体材料を用いた半導体基板の裏面に、ＡｕＧｅ
層，Ｎｉ層，ＡｕＳｎ層，Ａｕ層を順次積層したことを
特徴とする半導体装置である。
【０００９】
【作用】本発明によれば、半導体基板の裏面に形成され
たＡｕＧｅ層，Ｎｉ層により、基板に対して良好なオ−
ミック接触が形成される。また、Ｎｉ層とＡｕＳｎ層の
密着性の良さにより、剥がれがなく、ＡｕＳｎ層自体が
パッケ−ジとの役割を果たすのでペレットが不要とな
る。更に、Ａｕ層がＡｕＳｎ層の酸化を防ぐため、パッ
ケ−ジへの密着が良好となる。
たＡｕＧｅ層，Ｎｉ層により、基板に対して良好なオ−
ミック接触が形成される。また、Ｎｉ層とＡｕＳｎ層の
密着性の良さにより、剥がれがなく、ＡｕＳｎ層自体が
パッケ−ジとの役割を果たすのでペレットが不要とな
る。更に、Ａｕ層がＡｕＳｎ層の酸化を防ぐため、パッ
ケ−ジへの密着が良好となる。
【００１０】
【実施例】以下、本発明の一実施例を図１を参照して説
明する。
明する。
【００１１】図中の21は、１３０μｍに削ったｎ型のＧ
ａＡｓ基板である。このＧａＡｓ基板21の裏面には、蒸
着により厚さ６０ｎｍのＡｕＧｅ層22，厚さ２０ｎｍの
Ｎｉ層23，厚さ３μｍのＡｕＳｎ層24及び厚さ２０ｎｍ
のＡｕ層25が順次形成されている。このように基板21の
裏面に各金属層を形成した状態でダイシングもしくはへ
き開によりチップ26に加工されている。このチップ26
は、パッケ−ジ27に熱圧着される。
ａＡｓ基板である。このＧａＡｓ基板21の裏面には、蒸
着により厚さ６０ｎｍのＡｕＧｅ層22，厚さ２０ｎｍの
Ｎｉ層23，厚さ３μｍのＡｕＳｎ層24及び厚さ２０ｎｍ
のＡｕ層25が順次形成されている。このように基板21の
裏面に各金属層を形成した状態でダイシングもしくはへ
き開によりチップ26に加工されている。このチップ26
は、パッケ−ジ27に熱圧着される。
【００１２】こうした構成の半導体レ−ザは、ｎ型のＧ
ａＡｓ基板21の裏面に、蒸着によりＡｕＧｅ層22，Ｎｉ
層23，ＡｕＳｎ層24及びＡｕ層25が順次形成された構成
になっている。しかるに、ＡｕＧｅ層22，Ｎｉ層23によ
り、ｎ型ＧａＡｓ基板21に対して良好なオ−ミック接触
が形成される。また、Ｎｉ層23とＡｕＳｎ層24の密着性
の良さにより、剥がれがなく、ＡｕＳｎ層24自体がパッ
ケ−ジ27との役割を果たすのでペレットが不要となる。
更に、Ａｕ層がＡｕＳｎ層24の酸化を防ぐため、パッケ
−ジ27への密着が良好となる。
ａＡｓ基板21の裏面に、蒸着によりＡｕＧｅ層22，Ｎｉ
層23，ＡｕＳｎ層24及びＡｕ層25が順次形成された構成
になっている。しかるに、ＡｕＧｅ層22，Ｎｉ層23によ
り、ｎ型ＧａＡｓ基板21に対して良好なオ−ミック接触
が形成される。また、Ｎｉ層23とＡｕＳｎ層24の密着性
の良さにより、剥がれがなく、ＡｕＳｎ層24自体がパッ
ケ−ジ27との役割を果たすのでペレットが不要となる。
更に、Ａｕ層がＡｕＳｎ層24の酸化を防ぐため、パッケ
−ジ27への密着が良好となる。
【００１３】事実、ｎ型のＧａＡｓ基板21のキャリア濃
度が１×1017Ωcm-3のとき、裏面電極の接触抵抗は１×
10-4Ωcm2 以下となり、良好なオ−ミック接触が得られ
ることが確認できた。
度が１×1017Ωcm-3のとき、裏面電極の接触抵抗は１×
10-4Ωcm2 以下となり、良好なオ−ミック接触が得られ
ることが確認できた。
【００１４】なお、上記実施例では、半導体装置が半導
体レ−ザである場合について述べたが、これに限定され
ない。例えば、発光ダイオ−ドやＨＢＴ（ヘテロ接合バ
イポ−ラトランジスタ）等の半導体装置にも適用でき
る。また、上記実施例では、半導体基板がＧａＡｓ基板
について述べたが、これに限らず、ＩｎＧａＡｓ，Ｉｎ
Ｐ等の化合物半導体基板でも良い。
体レ−ザである場合について述べたが、これに限定され
ない。例えば、発光ダイオ−ドやＨＢＴ（ヘテロ接合バ
イポ−ラトランジスタ）等の半導体装置にも適用でき
る。また、上記実施例では、半導体基板がＧａＡｓ基板
について述べたが、これに限らず、ＩｎＧａＡｓ，Ｉｎ
Ｐ等の化合物半導体基板でも良い。
【００１５】
【発明の効果】以上詳述した如く本発明によれば、ｎ型
ＧａＡｓ基板等の化合物半導体基板にも良好なオ−ミッ
ク接触をとれる半導体装置を提供できる。
ＧａＡｓ基板等の化合物半導体基板にも良好なオ−ミッ
ク接触をとれる半導体装置を提供できる。
【図１】本発明の一実施例に係る半導体レ−ザの概略斜
視図。
視図。
【図２】従来の半導体レ−ザの概略斜視図。
【図３】従来の他の半導体レ−ザの概略斜視図。
21…ｎ型のＧａＡｓ基板、22…ＡｕＧｅ層、23…Ｎｉ
層、24…ＡｕＳｎ層、25…Ａｕ層、26…チップ、27…パ
ッケ−ジ。
層、24…ＡｕＳｎ層、25…Ａｕ層、26…チップ、27…パ
ッケ−ジ。
Claims (1)
- 【請求項１】 III −Ｖ族化合物半導体材料を用いた半
導体基板の裏面に、ＡｕＧｅ層，Ｎｉ層，ＡｕＳｎ層，
Ａｕ層を順次積層したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353092A JPH05235323A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3353092A JPH05235323A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235323A true JPH05235323A (ja) | 1993-09-10 |
Family
ID=12389103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3353092A Withdrawn JPH05235323A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235323A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208754A (ja) * | 2001-01-11 | 2002-07-26 | Denso Corp | 半導体レーザ素子の製造方法 |
| JP2011199031A (ja) * | 2010-03-19 | 2011-10-06 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
| US8158459B2 (en) | 2007-06-20 | 2012-04-17 | Stanley Electric Co., Ltd. | Substrate bonding method and semiconductor device |
-
1992
- 1992-02-20 JP JP3353092A patent/JPH05235323A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002208754A (ja) * | 2001-01-11 | 2002-07-26 | Denso Corp | 半導体レーザ素子の製造方法 |
| US8158459B2 (en) | 2007-06-20 | 2012-04-17 | Stanley Electric Co., Ltd. | Substrate bonding method and semiconductor device |
| US8288868B2 (en) | 2007-06-20 | 2012-10-16 | Stanley Electric Co., Ltd. | Substrate bonding method and semiconductor device |
| JP2011199031A (ja) * | 2010-03-19 | 2011-10-06 | Denso Corp | 半導体装置及び半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |