JPH05233270A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH05233270A JPH05233270A JP4069629A JP6962992A JPH05233270A JP H05233270 A JPH05233270 A JP H05233270A JP 4069629 A JP4069629 A JP 4069629A JP 6962992 A JP6962992 A JP 6962992A JP H05233270 A JPH05233270 A JP H05233270A
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- JP
- Japan
- Prior art keywords
- data
- circuit
- input
- rom
- outputs
- Prior art date
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- Granted
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Abstract
(57)【要約】
【目的】 第三者が外部メモリ内容を読み出してもプロ
グラム又は制御内容を解読できないマイクロプロセッサ
を提供する。 【構成】 ＲＯＭ回路３０，二者択一選択回路２０は入
力データバス端子１００と核部１０との間に配設され
る。ＲＯＭ回路３０は復号化テーブルが予め書き込まれ
ており、入力した暗号化データを復号化して出力する。
二者択一選択回路２０は、命令フェッチ下の真偽信号線
５００の「真」信号によって、ＲＯＭ回路３０からの復
号化されたデータを選択して核部１０へ出力し、非命令
フェッチ下の「偽」信号によって、入力データバス端子
１００からの実データを選択して核部１０へ出力する。
グラム又は制御内容を解読できないマイクロプロセッサ
を提供する。 【構成】 ＲＯＭ回路３０，二者択一選択回路２０は入
力データバス端子１００と核部１０との間に配設され
る。ＲＯＭ回路３０は復号化テーブルが予め書き込まれ
ており、入力した暗号化データを復号化して出力する。
二者択一選択回路２０は、命令フェッチ下の真偽信号線
５００の「真」信号によって、ＲＯＭ回路３０からの復
号化されたデータを選択して核部１０へ出力し、非命令
フェッチ下の「偽」信号によって、入力データバス端子
１００からの実データを選択して核部１０へ出力する。
Description
【０００１】
【産業上の利用分野】本発明は、モノリシック構造のマ
イクロプロセッサに関する。
イクロプロセッサに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサは、あらかじ
め定められた命令コードを、外部メモリに格納してお
き、それを随時読み出して実行する構成になっている。
すなわち、命令フェッチを行っている。
め定められた命令コードを、外部メモリに格納してお
き、それを随時読み出して実行する構成になっている。
すなわち、命令フェッチを行っている。
【０００３】
【発明が解決しようとする課題】上述した従来の構成で
は、マイクロプロセッサの機種（品種）が判れば、外部
メモリの内容を読み出すことによって、プログラムある
いは制御内容が第三者にも簡単に判明してしまうという
問題がある。
は、マイクロプロセッサの機種（品種）が判れば、外部
メモリの内容を読み出すことによって、プログラムある
いは制御内容が第三者にも簡単に判明してしまうという
問題がある。
【０００４】本発明は、上記問題点にかんがみなされた
もので、第三者が外部メモリ内容を読み出してもプログ
ラム又は制御内容を解読できないマイクロプロセッサの
提供を目的とする。
もので、第三者が外部メモリ内容を読み出してもプログ
ラム又は制御内容を解読できないマイクロプロセッサの
提供を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、請求項１にかかる本発明は、復号化テーブルが予め
書き込まれており、入力データバスから入力した暗号化
データを復号化して、データ入力部へ出力するＲＯＭ回
路と、命令フェッチ状態において上記ＲＯＭ回路を活性
化し、非命令フェッチ状態において上記ＲＯＭ回路を非
活性化させる選択回路とを、外部からの入力データバス
と、データ入力部との間に備えた構成としてある。ま
た、請求項２にかかる本発明は、選択回路を、命令フェ
ッチ状態下の「真」信号によって、上記ＲＯＭ回路から
の復号化されたデータを選択して上記データ入力部へ出
力し、非命令フェッチ状態下の「偽」信号によって、上
記入力データバスからの実データを選択して上記データ
入力部へ出力する二者択一選択回路とした構成としてあ
る。
め、請求項１にかかる本発明は、復号化テーブルが予め
書き込まれており、入力データバスから入力した暗号化
データを復号化して、データ入力部へ出力するＲＯＭ回
路と、命令フェッチ状態において上記ＲＯＭ回路を活性
化し、非命令フェッチ状態において上記ＲＯＭ回路を非
活性化させる選択回路とを、外部からの入力データバス
と、データ入力部との間に備えた構成としてある。ま
た、請求項２にかかる本発明は、選択回路を、命令フェ
ッチ状態下の「真」信号によって、上記ＲＯＭ回路から
の復号化されたデータを選択して上記データ入力部へ出
力し、非命令フェッチ状態下の「偽」信号によって、上
記入力データバスからの実データを選択して上記データ
入力部へ出力する二者択一選択回路とした構成としてあ
る。
【０００６】
【作用】上記のように構成した請求項１にかかる本発明
においては、ＲＯＭ回路が入力された暗号化データを復
号化して、選択回路に送る。選択回路は、命令フェッチ
状態では、この復号化されたデータをデータ入力部に出
力し、また、非命令フェッチ状態では、暗号化データの
実データをデータ入力部に出力する。また、請求項２に
かかる本発明においては、二者択一選択回路が、「真」
を受けて命令フェッチとなり、「偽」信号を受けて非命
令フェッチとなって、復号化データ又は実データをデー
タ入力部へ選択出力する。
においては、ＲＯＭ回路が入力された暗号化データを復
号化して、選択回路に送る。選択回路は、命令フェッチ
状態では、この復号化されたデータをデータ入力部に出
力し、また、非命令フェッチ状態では、暗号化データの
実データをデータ入力部に出力する。また、請求項２に
かかる本発明においては、二者択一選択回路が、「真」
を受けて命令フェッチとなり、「偽」信号を受けて非命
令フェッチとなって、復号化データ又は実データをデー
タ入力部へ選択出力する。
【０００７】
【実施例】以下、本発明の一実施例を図１に基づいて説
明する。図１は本実施例のマイクロプロセッサ１を示す
構成図である。このマイクロプロセッサ１は、算術論理
ユニットなどの演算制御回路を有した核部１０と、入力
データバス端子１００との間に、２者択一選択回路２
０，ＲＯＭ回路３０を備えている。
明する。図１は本実施例のマイクロプロセッサ１を示す
構成図である。このマイクロプロセッサ１は、算術論理
ユニットなどの演算制御回路を有した核部１０と、入力
データバス端子１００との間に、２者択一選択回路２
０，ＲＯＭ回路３０を備えている。
【０００８】二者択一選択回路２０はｎビット幅であ
り、真偽信号線５００が核部１０から接続されており、
命令フェッチ中は「真」，命令フェッチ中でないと
「偽」が流れる。ＲＯＭ回路３０はｎビット×２のｎ乗
ワードのＲＯＭ回路であり、ＲＯＭ入力バス４０１を通
じてＲＯＭ入力端子４００が設けられている。このＲＯ
Ｍ入力端子４００からは、マイクロプロセッサ内部のＲ
ＯＭ回路３０に対する書込み制御された逆変換テーブル
（復号化テーブル）が書き込まれる。また、出力データ
バス端子２００，アドレス出力端子３００が、ｎビット
幅の出力データバス２０１，ｍビット幅のアドレスバス
３０１をそれぞれ介して核部１０と接続している。
り、真偽信号線５００が核部１０から接続されており、
命令フェッチ中は「真」，命令フェッチ中でないと
「偽」が流れる。ＲＯＭ回路３０はｎビット×２のｎ乗
ワードのＲＯＭ回路であり、ＲＯＭ入力バス４０１を通
じてＲＯＭ入力端子４００が設けられている。このＲＯ
Ｍ入力端子４００からは、マイクロプロセッサ内部のＲ
ＯＭ回路３０に対する書込み制御された逆変換テーブル
（復号化テーブル）が書き込まれる。また、出力データ
バス端子２００，アドレス出力端子３００が、ｎビット
幅の出力データバス２０１，ｍビット幅のアドレスバス
３０１をそれぞれ介して核部１０と接続している。
【０００９】次に、この実施例の動作を説明する。核部
１０が動作を開始すると、アドレス出力端子３００へ命
令を格納したアドレスを出力し、命令をフェッチして行
く。このとき、図示しない外部メモリから読み出された
命令は、入力データバス端子１００に入力される。この
入力したデータは、あらかじめ定めておいた変換（暗号
化）ルールによって変換（暗号化）されているデータパ
ターンである。この暗号データは、入力データバス１０
１を通してＲＯＭ回路３０のアドレスに入力され、復号
化テーブルによって正しい命令データに戻され、入力デ
ータバス１０２を通して二者択一選択回路２０へ出力さ
れる。このとき命令フェッチ中であるから、真偽信号線
５００に「真」が流れている。このため、二者択一選択
回路２０は、入力データバス１０１，１０２のうちＲＯ
Ｍ回路３０からの入力データバス１０２を選択し、さら
に次の入力データバス１０３を通して核部１０へ出力す
る。そして、核部１０は正しい命令コードを認識でき
る。
１０が動作を開始すると、アドレス出力端子３００へ命
令を格納したアドレスを出力し、命令をフェッチして行
く。このとき、図示しない外部メモリから読み出された
命令は、入力データバス端子１００に入力される。この
入力したデータは、あらかじめ定めておいた変換（暗号
化）ルールによって変換（暗号化）されているデータパ
ターンである。この暗号データは、入力データバス１０
１を通してＲＯＭ回路３０のアドレスに入力され、復号
化テーブルによって正しい命令データに戻され、入力デ
ータバス１０２を通して二者択一選択回路２０へ出力さ
れる。このとき命令フェッチ中であるから、真偽信号線
５００に「真」が流れている。このため、二者択一選択
回路２０は、入力データバス１０１，１０２のうちＲＯ
Ｍ回路３０からの入力データバス１０２を選択し、さら
に次の入力データバス１０３を通して核部１０へ出力す
る。そして、核部１０は正しい命令コードを認識でき
る。
【００１０】反対に、第三者がアクセスするといった命
令フェッチ中でない場合、真偽信号線５００に「偽」が
流れるので、入力データバス端子１００から入力された
データは、入力データバス１０１を二者択一選択回路２
０によって選択され、核部１０へは実データとして認識
される。このため、第三者が外部メモリ内容を読み出し
てプログラム又は制御内容を解読することが困難にな
る。
令フェッチ中でない場合、真偽信号線５００に「偽」が
流れるので、入力データバス端子１００から入力された
データは、入力データバス１０１を二者択一選択回路２
０によって選択され、核部１０へは実データとして認識
される。このため、第三者が外部メモリ内容を読み出し
てプログラム又は制御内容を解読することが困難にな
る。
【００１１】
【発明の効果】以上のように本発明によると、第三者が
外部メモリ内容を読み出してもプログラム又は制御内容
を解読することができない。
外部メモリ内容を読み出してもプログラム又は制御内容
を解読することができない。
【図１】本実施例のマイクロプロセッサの構成図。
１ マイクロプロセッサ １０ 核部 ２０ 二者択一選択回路 ３０ ＲＯＭ回路 １００ 入力データバス端子 １０１，１０２，１０３ 入力データバス ５００ 真偽信号線
Claims (2)
- 【請求項１】 復号化テーブルが予め書き込まれてお
り、入力データバスから入力した暗号化データを復号化
して、データ入力部へ出力するＲＯＭ回路と、 命令フェッチ状態において上記ＲＯＭ回路を活性化し、
非命令フェッチ状態において上記ＲＯＭ回路を非活性化
させる選択回路とを、 外部からの入力データバスと、データ入力部との間に備
えたことを特徴とするマイクロプロセッサ。 - 【請求項２】 上記選択回路を、 命令フェッチ状態下の「真」信号によって、上記ＲＯＭ
回路からの復号化されたデータを選択して上記データ入
力部へ出力し、 非命令フェッチ状態下の「偽」信号によって、上記入力
データバスからの実データを選択して上記データ入力部
へ出力する二者択一選択回路としたことを特徴とする請
求項１に記載したマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4069629A JP3019590B2 (ja) | 1992-02-19 | 1992-02-19 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4069629A JP3019590B2 (ja) | 1992-02-19 | 1992-02-19 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233270A true JPH05233270A (ja) | 1993-09-10 |
| JP3019590B2 JP3019590B2 (ja) | 2000-03-13 |
Family
ID=13408352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4069629A Expired - Lifetime JP3019590B2 (ja) | 1992-02-19 | 1992-02-19 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3019590B2 (ja) |
-
1992
- 1992-02-19 JP JP4069629A patent/JP3019590B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3019590B2 (ja) | 2000-03-13 |
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