JPH06250818A - 算術論理演算装置 - Google Patents
算術論理演算装置Info
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- JPH06250818A JPH06250818A JP5035029A JP3502993A JPH06250818A JP H06250818 A JPH06250818 A JP H06250818A JP 5035029 A JP5035029 A JP 5035029A JP 3502993 A JP3502993 A JP 3502993A JP H06250818 A JPH06250818 A JP H06250818A
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Abstract
(57)【要約】
【目的】 演算するビット幅を動的に変更し、演算する
必要のないビット部分の演算装置を動作させないことに
より、消費電力の削減を図る。 【構成】 演算を行うタイミングによって、算術論理演
算装置１の制御を変え、演算を行うビット幅を変更し、
演算を行う必要がないビット部分の演算装置は動作させ
ないようにする。また、命令コード内に設けられたデー
タの演算サイズを示すフィールドの値によってデータの
演算サイズを判別し、その判別結果が算術論理演算装置
１のビット幅より小さいビット幅のデータの演算である
場合には、実際に演算を行う必要があるビット部分のみ
算術論理演算装置１を動作させるように演算を行うビッ
ト幅を変化させる。
必要のないビット部分の演算装置を動作させないことに
より、消費電力の削減を図る。 【構成】 演算を行うタイミングによって、算術論理演
算装置１の制御を変え、演算を行うビット幅を変更し、
演算を行う必要がないビット部分の演算装置は動作させ
ないようにする。また、命令コード内に設けられたデー
タの演算サイズを示すフィールドの値によってデータの
演算サイズを判別し、その判別結果が算術論理演算装置
１のビット幅より小さいビット幅のデータの演算である
場合には、実際に演算を行う必要があるビット部分のみ
算術論理演算装置１を動作させるように演算を行うビッ
ト幅を変化させる。
Description
【０００１】
【産業上の利用分野】本発明は、演算を行うビット幅を
変更することにより、低消費電力化を図ることを可能と
する算術論理演算装置に関するものである。
変更することにより、低消費電力化を図ることを可能と
する算術論理演算装置に関するものである。
【０００２】
【従来の技術】従来の算術論理演算装置では、例えば、
２４ビットのアドレス演算と１６ビットのデータ演算を
別々のタイミングで、同一の算術論理演算装置を用いて
演算させる場合、２４ビットの算術論理演算装置を備え
ていた。このため、アドレスを演算するタイミングで
は、２４ビットの演算を行なう必要があるので全ビット
分の演算装置が動作していた。一方１６ビットのデータ
を演算するタイミングでは、算術論理演算装置が２４ビ
ット分の幅を持っているため、本来動作する必要がない
上位８ビット分の演算装置も同時に動作していた。
２４ビットのアドレス演算と１６ビットのデータ演算を
別々のタイミングで、同一の算術論理演算装置を用いて
演算させる場合、２４ビットの算術論理演算装置を備え
ていた。このため、アドレスを演算するタイミングで
は、２４ビットの演算を行なう必要があるので全ビット
分の演算装置が動作していた。一方１６ビットのデータ
を演算するタイミングでは、算術論理演算装置が２４ビ
ット分の幅を持っているため、本来動作する必要がない
上位８ビット分の演算装置も同時に動作していた。
【０００３】また、命令コード内に演算を行なうデータ
のサイズに関する情報があるような場合があったが、演
算するデータサイズが１６ビットの場合でも算術論理演
算装置の演算を行なうビット幅を変更する様な制御は行
っていなかった。したがって１６ビットの演算を行なう
場合でも２４ビット分全ての算術論理演算装置が動作し
ていた。
のサイズに関する情報があるような場合があったが、演
算するデータサイズが１６ビットの場合でも算術論理演
算装置の演算を行なうビット幅を変更する様な制御は行
っていなかった。したがって１６ビットの演算を行なう
場合でも２４ビット分全ての算術論理演算装置が動作し
ていた。
【０００４】
【発明が解決しようとする課題】しかしながら従来の算
術論理演算装置では、演算を行なうビット幅は固定であ
り、演算を行なう必要のあるビット数が算術論理演算装
置のビット数と異なっているような場合でも全ビット数
分の演算装置が動作していた。このため本来使う必要が
ない演算装置が動作することによって、無駄な電力が消
費されていた。
術論理演算装置では、演算を行なうビット幅は固定であ
り、演算を行なう必要のあるビット数が算術論理演算装
置のビット数と異なっているような場合でも全ビット数
分の演算装置が動作していた。このため本来使う必要が
ない演算装置が動作することによって、無駄な電力が消
費されていた。
【０００５】本発明は前記従来の課題を解決し、低消費
電力化を図ることを可能とする算術論理演算装置を提供
することを目的とする。
電力化を図ることを可能とする算術論理演算装置を提供
することを目的とする。
【０００６】
【課題を解決するための手段】前記従来の課題を解決す
るために本発明に係る算術論理演算装置は以下のような
構成を有している。すなわち、本発明は、前記のような
問題を解決するため、次のような制御を行い、演算を行
なう必要の無いビット部分の算術論理演算装置を動作さ
せないように構成するものである。 （１）演算を行なうタイミングによって算術論理演算装
置の制御を変え、演算を行なう必要の無いビット部分は
演算装置を動作させない。 （２）実際に演算を行なう必要があるビットのみを動作
させ、動作させる必要の無いビット部分の演算装置は動
作させない。
るために本発明に係る算術論理演算装置は以下のような
構成を有している。すなわち、本発明は、前記のような
問題を解決するため、次のような制御を行い、演算を行
なう必要の無いビット部分の算術論理演算装置を動作さ
せないように構成するものである。 （１）演算を行なうタイミングによって算術論理演算装
置の制御を変え、演算を行なう必要の無いビット部分は
演算装置を動作させない。 （２）実際に演算を行なう必要があるビットのみを動作
させ、動作させる必要の無いビット部分の演算装置は動
作させない。
【０００７】
【作用】前記構成により、本来演算させる必要の無いビ
ット部分の演算装置は動作しないので、その分の消費電
力を軽減し、低消費電力化を図ることが可能となる。
ット部分の演算装置は動作しないので、その分の消費電
力を軽減し、低消費電力化を図ることが可能となる。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。図１と図２を用いて本発明の第１の
実施例を説明する。図１は演算を行なうタイミングによ
り、演算を行なうビット幅を変更し、演算を行なう必要
のないビット部分の演算装置を動作させない制御を行な
う場合の基本的な構成を示すものである。
しながら説明する。図１と図２を用いて本発明の第１の
実施例を説明する。図１は演算を行なうタイミングによ
り、演算を行なうビット幅を変更し、演算を行なう必要
のないビット部分の演算装置を動作させない制御を行な
う場合の基本的な構成を示すものである。
【０００９】今、２４ビットのアドレス演算を行なう必
要があるので、２４ビット幅の算術論理演算装置１を持
っているとする。この算術論理演算装置１に対し、２つ
の２４ビット入力用レジスタＲａとＲｂと１つの２４ビ
ット演算結果用レジスタＲｃが設けられている。レジス
タＲａ，Ｒｂ，Ｒｃはそれぞれ下位の０〜１５ビットの
Ｒａｌ，Ｒｂｌ，Ｒｃｌと上位の１６〜２３ビットのＲ
ａｈ，Ｒｂｈ，Ｒｃｈから構成されている。レジスタＲ
ａはＲａｌ，Ｒａｈに対してそれぞれ１６ビット幅の信
号２と８ビット幅の信号３で算術論理演算装置１の入力
に接続されている。同様にレジスタＲｂからも信号４，
５で算術論理演算装置１の入力に接続されている。さら
にレジスタＲｃは算術論理演算装置１の出力にＲｃｌは
１６ビット幅の信号６、Ｒｃｈは８ビット幅の信号７で
接続されている。
要があるので、２４ビット幅の算術論理演算装置１を持
っているとする。この算術論理演算装置１に対し、２つ
の２４ビット入力用レジスタＲａとＲｂと１つの２４ビ
ット演算結果用レジスタＲｃが設けられている。レジス
タＲａ，Ｒｂ，Ｒｃはそれぞれ下位の０〜１５ビットの
Ｒａｌ，Ｒｂｌ，Ｒｃｌと上位の１６〜２３ビットのＲ
ａｈ，Ｒｂｈ，Ｒｃｈから構成されている。レジスタＲ
ａはＲａｌ，Ｒａｈに対してそれぞれ１６ビット幅の信
号２と８ビット幅の信号３で算術論理演算装置１の入力
に接続されている。同様にレジスタＲｂからも信号４，
５で算術論理演算装置１の入力に接続されている。さら
にレジスタＲｃは算術論理演算装置１の出力にＲｃｌは
１６ビット幅の信号６、Ｒｃｈは８ビット幅の信号７で
接続されている。
【００１０】また演算幅制御部８は、算術論理演算装置
１やレジスタＲａ，Ｒｂ，Ｒｃに１６ビット演算をさせ
るのか２４ビット演算をさせるのかを制御する。この演
算幅制御部８にはタイミング信号入力端子９，１０が入
力されている。このタイミング信号によって決定される
演算幅制御信号１１が演算幅制御部８から出力されてい
る。
１やレジスタＲａ，Ｒｂ，Ｒｃに１６ビット演算をさせ
るのか２４ビット演算をさせるのかを制御する。この演
算幅制御部８にはタイミング信号入力端子９，１０が入
力されている。このタイミング信号によって決定される
演算幅制御信号１１が演算幅制御部８から出力されてい
る。
【００１１】この演算幅制御信号１１は算術論理演算装
置１およびＲａｈ，Ｒｂｈ，Ｒｃｈに接続されている。
置１およびＲａｈ，Ｒｂｈ，Ｒｃｈに接続されている。
【００１２】次にその動作について説明する。図２は算
術論理演算装置の動きに注目したタイミングチャートで
ある。すなわち図１のタイミング信号入力端子９，１０
の動きと、算術論理演算装置で行われる演算のビット幅
を示している。タイミング信号９がハイレベルの期間は
２４ビットの演算をさせ、タイミング信号１０がローレ
ベルの期間は１６ビットの演算をさせるように演算幅制
御部８は動作する。
術論理演算装置の動きに注目したタイミングチャートで
ある。すなわち図１のタイミング信号入力端子９，１０
の動きと、算術論理演算装置で行われる演算のビット幅
を示している。タイミング信号９がハイレベルの期間は
２４ビットの演算をさせ、タイミング信号１０がローレ
ベルの期間は１６ビットの演算をさせるように演算幅制
御部８は動作する。
【００１３】今、演算幅制御部８でタイミング信号入力
端子９がハイレベルだと認識すると、演算幅制御信号１
１がハイレベルとなり、Ｒａ，Ｒｂ，Ｒｃ、および算術
論理演算装置１は２４ビットすべてがアクティヴとなっ
て動作し、２４ビットの演算が行われる。その演算結果
はレジスタＲｃに２４ビットデータとして取り込まれ、
他のブロック（図示せず）で利用される。
端子９がハイレベルだと認識すると、演算幅制御信号１
１がハイレベルとなり、Ｒａ，Ｒｂ，Ｒｃ、および算術
論理演算装置１は２４ビットすべてがアクティヴとなっ
て動作し、２４ビットの演算が行われる。その演算結果
はレジスタＲｃに２４ビットデータとして取り込まれ、
他のブロック（図示せず）で利用される。
【００１４】一方、演算幅制御部８でタイミング信号入
力端子１０がローレベルだと認識すると、演算幅制御信
号１１はローレベルになる。この結果Ｒａｌ，Ｒｂｌ，
Ｒｃｌおよび算術論理演算装置１の下位１６ビット分だ
けがアクティヴとなり動作し、上位の８ビット分の演算
装置は動作しない。このため、タイミング信号１０がロ
ーレベルのタイミングでは、上位８ビット分の算術論理
演算装置およびレジスタＲａｈ，Ｒｂｈ，Ｒｃｈは動作
しない。
力端子１０がローレベルだと認識すると、演算幅制御信
号１１はローレベルになる。この結果Ｒａｌ，Ｒｂｌ，
Ｒｃｌおよび算術論理演算装置１の下位１６ビット分だ
けがアクティヴとなり動作し、上位の８ビット分の演算
装置は動作しない。このため、タイミング信号１０がロ
ーレベルのタイミングでは、上位８ビット分の算術論理
演算装置およびレジスタＲａｈ，Ｒｂｈ，Ｒｃｈは動作
しない。
【００１５】このように、タイミング信号９，１０によ
って２４ビット演算を行なうか１６ビット演算を行なう
かを制御し、動作させる必要のない算術論理演算装置お
よびレジスタＲａｈ，Ｒｂｈ，Ｒｃｈは動作させない制
御を行なう。
って２４ビット演算を行なうか１６ビット演算を行なう
かを制御し、動作させる必要のない算術論理演算装置お
よびレジスタＲａｈ，Ｒｂｈ，Ｒｃｈは動作させない制
御を行なう。
【００１６】図３と図４を用いて本発明の第２の実施例
について説明する。図４は命令コード内に演算を行なう
ビット幅を変更するためのデータを持ち、その命令コー
ドによって演算するビット幅を変更し、演算する必要の
ないビット部分の演算装置を動作させない制御を行なう
場合の基本的な構成を示すものである。
について説明する。図４は命令コード内に演算を行なう
ビット幅を変更するためのデータを持ち、その命令コー
ドによって演算するビット幅を変更し、演算する必要の
ないビット部分の演算装置を動作させない制御を行なう
場合の基本的な構成を示すものである。
【００１７】２４ビットのアドレス空間を持つ１６ビッ
トアーキテクチャのマイクロプロセッサを考える。この
場合２４ビットのアドレス演算を行なう必要があるの
で、２４ビット幅の算術論理演算装置１を持っていると
する。この算術論理演算装置１に対し、２つの２４ビッ
ト入力用レジスタＲａとＲｂと１つの２４ビット演算結
果用レジスタＲｃが設けられている。レジスタＲａ，Ｒ
ｂ，Ｒｃはそれぞれ下位の０〜１５ビットのＲａｌ，Ｒ
ｂｌ，Ｒｃｌと上位の１６〜２３ビットのＲａｈ，Ｒｂ
ｈ，Ｒｃｈから構成されている。レジスタＲａはＲａ
ｌ，Ｒａｈに対してそれぞれ１６ビット幅の信号２と８
ビット幅の信号３で算術論理演算装置１の入力に接続さ
れている。同様にレジスタＲｂからも信号４，５で算術
論理演算装置１の入力に接続されている。さらにレジス
タＲｃは算術論理演算装置１の出力にＲｃｌは１６ビッ
ト幅の信号６、Ｒｃｈは８ビット幅の信号７で接続され
ている。
トアーキテクチャのマイクロプロセッサを考える。この
場合２４ビットのアドレス演算を行なう必要があるの
で、２４ビット幅の算術論理演算装置１を持っていると
する。この算術論理演算装置１に対し、２つの２４ビッ
ト入力用レジスタＲａとＲｂと１つの２４ビット演算結
果用レジスタＲｃが設けられている。レジスタＲａ，Ｒ
ｂ，Ｒｃはそれぞれ下位の０〜１５ビットのＲａｌ，Ｒ
ｂｌ，Ｒｃｌと上位の１６〜２３ビットのＲａｈ，Ｒｂ
ｈ，Ｒｃｈから構成されている。レジスタＲａはＲａ
ｌ，Ｒａｈに対してそれぞれ１６ビット幅の信号２と８
ビット幅の信号３で算術論理演算装置１の入力に接続さ
れている。同様にレジスタＲｂからも信号４，５で算術
論理演算装置１の入力に接続されている。さらにレジス
タＲｃは算術論理演算装置１の出力にＲｃｌは１６ビッ
ト幅の信号６、Ｒｃｈは８ビット幅の信号７で接続され
ている。
【００１８】また演算幅制御部１５は、算術論理演算装
置１やレジスタＲａ，Ｒｂ，Ｒｃに１６ビット演算をさ
せるのか２４ビット演算をさせるのかを制御する。この
演算幅制御部１５には実行する命令コードを解読する命
令解読部１３から解読結果信号１４が入力されている。
この解読結果信号１４によって決定される演算幅制御信
号１１が演算幅制御部１５から出力されている。この演
算幅制御信号１１は算術論理演算装置１およびＲａｈ，
Ｒｂｈ，Ｒｃｈに接続されている。
置１やレジスタＲａ，Ｒｂ，Ｒｃに１６ビット演算をさ
せるのか２４ビット演算をさせるのかを制御する。この
演算幅制御部１５には実行する命令コードを解読する命
令解読部１３から解読結果信号１４が入力されている。
この解読結果信号１４によって決定される演算幅制御信
号１１が演算幅制御部１５から出力されている。この演
算幅制御信号１１は算術論理演算装置１およびＲａｈ，
Ｒｂｈ，Ｒｃｈに接続されている。
【００１９】次にその動作について説明する。図３に示
すように命令コード内に演算を行なうビット幅を指定す
るデータ１２を持っている場合、図４の命令解読部１３
でその命令コードを解読する。その解読結果が２４ビッ
ト演算を必要とする命令であれば命令解読結果信号１４
がハイレベルとなる。この命令解読結果信号１４がハイ
レベルだと認識すると、演算幅制御信号１１がハイレベ
ルとなり、Ｒａ，Ｒｂ，Ｒｃ、および算術論理演算装置
１は２４ビットすべてがアクティヴとなって動作し、２
４ビットの演算が行われる。その演算結果はレジスタＲ
ｃに２４ビットデータとして取り込まれ、他のブロック
（図示せず）で利用される。
すように命令コード内に演算を行なうビット幅を指定す
るデータ１２を持っている場合、図４の命令解読部１３
でその命令コードを解読する。その解読結果が２４ビッ
ト演算を必要とする命令であれば命令解読結果信号１４
がハイレベルとなる。この命令解読結果信号１４がハイ
レベルだと認識すると、演算幅制御信号１１がハイレベ
ルとなり、Ｒａ，Ｒｂ，Ｒｃ、および算術論理演算装置
１は２４ビットすべてがアクティヴとなって動作し、２
４ビットの演算が行われる。その演算結果はレジスタＲ
ｃに２４ビットデータとして取り込まれ、他のブロック
（図示せず）で利用される。
【００２０】一方、命令解読部１３で解読した結果が、
１６ビット演算をする命令であれば命令解読結果信号１
４はローレベルとなる。演算幅制御部１５が命令解読結
果信号１４がローレベルだと認識すると、演算幅制御信
号１１がローレベルになる。この結果Ｒａｌ，Ｒｂｌ，
Ｒｃｌおよび算術論理演算装置１の下位１６ビット分だ
けがアクティヴとなり動作し、上位の８ビット分の演算
装置は動作しない。このため、タイミング信号１０がロ
ーレベルのタイミングでは、上位８ビット分の演算装置
やレジスタＲａｈ，Ｒｂｈ，Ｒｃｈは動作しない。
１６ビット演算をする命令であれば命令解読結果信号１
４はローレベルとなる。演算幅制御部１５が命令解読結
果信号１４がローレベルだと認識すると、演算幅制御信
号１１がローレベルになる。この結果Ｒａｌ，Ｒｂｌ，
Ｒｃｌおよび算術論理演算装置１の下位１６ビット分だ
けがアクティヴとなり動作し、上位の８ビット分の演算
装置は動作しない。このため、タイミング信号１０がロ
ーレベルのタイミングでは、上位８ビット分の演算装置
やレジスタＲａｈ，Ｒｂｈ，Ｒｃｈは動作しない。
【００２１】このように命令コード中に埋め込まれてい
る演算するビット幅を命令解読部１３で解読し、解読結
果信号１４を出力することによって２４ビット演算を行
なうか１６ビット演算を行なうかを制御し、動作させる
必要のない算術論理演算装置およびレジスタＲａｈ，Ｒ
ｂｈ，Ｒｃｈは動作させない制御を行なう。
る演算するビット幅を命令解読部１３で解読し、解読結
果信号１４を出力することによって２４ビット演算を行
なうか１６ビット演算を行なうかを制御し、動作させる
必要のない算術論理演算装置およびレジスタＲａｈ，Ｒ
ｂｈ，Ｒｃｈは動作させない制御を行なう。
【００２２】
【発明の効果】本発明によって、演算する必要の無いビ
ット部分の算術論理演算装置を動作させないことによっ
て、その部分で消費していた電力を削減することがで
き、低消費電力化を図ることができる。
ット部分の算術論理演算装置を動作させないことによっ
て、その部分で消費していた電力を削減することがで
き、低消費電力化を図ることができる。
【図１】本発明の第１の実施例に係る算術論理演算装置
の構成を示すブロック図
の構成を示すブロック図
【図２】本発明の第１の実施例に係る算術論理演算装置
のタイミング図
のタイミング図
【図３】本発明の第１の実施例に係る算術論理演算装置
の命令コードを示した図
の命令コードを示した図
【図４】本発明の第２の実施例に係る算術論理演算装置
の構成を示すブロック図
の構成を示すブロック図
Ｒａ 入力用レジスタ Ｒａｌ 入力用レジスタＲａの０〜１５ビット部分 Ｒａｈ 入力用レジスタＲａの１６〜２３ビット部分 Ｒｂ 入力用レジスタ Ｒｂｌ 入力用レジスタＲｂの０〜１５ビット部分 Ｒｂｈ 入力用レジスタＲｂの１６〜２３ビット部分 Ｒｃ 入力用レジスタ Ｒｃｌ 入力用レジスタＲｃの０〜１５ビット部分 Ｒｃｈ 入力用レジスタＲｃの１６〜２３ビット部分 １ 算術論理演算装置 ２ Ｒａｌの算術論理演算装置１への入力信号 ３ Ｒａｈの算術論理演算装置１への入力信号 ４ Ｒｂｌの算術論理演算装置１への入力信号 ５ Ｒｂｈの算術論理演算装置１への入力信号 ６ Ｒｃｌの算術論理演算装置１への入力信号 ７ Ｒｃｈの算術論理演算装置１への入力信号 ８ 演算幅制御部 ９ タイミング信号入力端子 １０ タイミング信号入力端子 １１ 演算幅制御信号 １２ 命令コード内の演算を行なうビット幅を示すデー
タ １３ 命令解読部 １４ 命令解読結果信号 １５ 演算幅制御部
タ １３ 命令解読部 １４ 命令解読結果信号 １５ 演算幅制御部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9189−5Ｂ Ｇ０６Ｆ 9/30 ３４０ Ｅ
Claims (2)
- 【請求項１】演算を行なうタイミングにより演算を行な
うビット幅を変更し、演算を行なう必要のないビット部
分の演算装置を動作させない手段を有することを特徴と
する算術論理演算装置。 - 【請求項２】命令コード内に演算を行なうビット幅を変
更するためのデータを持ち、前記命令コードによって演
算するビット幅を変更し、演算する必要のないビット部
分の演算装置を動作させない手段を有することを特徴と
する算術論理演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035029A JPH06250818A (ja) | 1993-02-24 | 1993-02-24 | 算術論理演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5035029A JPH06250818A (ja) | 1993-02-24 | 1993-02-24 | 算術論理演算装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06250818A true JPH06250818A (ja) | 1994-09-09 |
Family
ID=12430641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5035029A Pending JPH06250818A (ja) | 1993-02-24 | 1993-02-24 | 算術論理演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06250818A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896173A (en) * | 1988-04-08 | 1990-01-23 | Hitachi, Ltd. | Data printer |
| US6802017B1 (en) | 1999-09-14 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Partial enabling of functional unit based on data and size pair in register |
| JP2009187075A (ja) * | 2008-02-04 | 2009-08-20 | Japan Radio Co Ltd | デジタル回路 |
-
1993
- 1993-02-24 JP JP5035029A patent/JPH06250818A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896173A (en) * | 1988-04-08 | 1990-01-23 | Hitachi, Ltd. | Data printer |
| US6802017B1 (en) | 1999-09-14 | 2004-10-05 | Matsushita Electric Industrial Co., Ltd. | Partial enabling of functional unit based on data and size pair in register |
| JP2009187075A (ja) * | 2008-02-04 | 2009-08-20 | Japan Radio Co Ltd | デジタル回路 |
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