JPH05173835A - トレース回路 - Google Patents
トレース回路Info
- Publication number
- JPH05173835A JPH05173835A JP3355194A JP35519491A JPH05173835A JP H05173835 A JPH05173835 A JP H05173835A JP 3355194 A JP3355194 A JP 3355194A JP 35519491 A JP35519491 A JP 35519491A JP H05173835 A JPH05173835 A JP H05173835A
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- JP
- Japan
- Prior art keywords
- circuit
- trace
- micro
- address
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 マイクロ・プログラム制御を行う回路におい
て、少ないメモリ容量でプログラムの流れを把握するこ
とができるトレース回路を提供する。 【構成】 コントロール・ストレージ回路３よりマイク
ロ命令がマイクロ命令レジスタ回路４に読み出され、そ
の命令はマイクロ命令デコード回路５により解読され
る。マイクロ命令デコード回路５は解読した命令が分岐
命令であるときはその分岐命令が成功か不成功かをシフ
ト・レジスタ回路６に指示する。分岐命令成功のときは
‘１’が，不成功のときは‘０’がシフト・インされ
る。これにより少ない容量でプログラムの流れを把握で
きる。
て、少ないメモリ容量でプログラムの流れを把握するこ
とができるトレース回路を提供する。 【構成】 コントロール・ストレージ回路３よりマイク
ロ命令がマイクロ命令レジスタ回路４に読み出され、そ
の命令はマイクロ命令デコード回路５により解読され
る。マイクロ命令デコード回路５は解読した命令が分岐
命令であるときはその分岐命令が成功か不成功かをシフ
ト・レジスタ回路６に指示する。分岐命令成功のときは
‘１’が，不成功のときは‘０’がシフト・インされ
る。これにより少ない容量でプログラムの流れを把握で
きる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロ・プログラム制
御装置におけるトレース回路、さらに詳しくいえば、マ
イクロ命令の実行アドレスをメモリに格納するアドレス
・トレース回路に関する。
御装置におけるトレース回路、さらに詳しくいえば、マ
イクロ命令の実行アドレスをメモリに格納するアドレス
・トレース回路に関する。
【０００２】
【従来の技術】従来、この種のトレース回路では、マイ
クロ命令が分岐命令であれば実行アドレスをトレース・
メモリに格納する方法があった。
クロ命令が分岐命令であれば実行アドレスをトレース・
メモリに格納する方法があった。
【０００３】
【発明が解決しようとする課題】しかしながら、上述し
た従来のトレース回路ではトレース・メモリ回路に実行
アドレスを格納しているので、１つのトレース情報を格
納するために数バイトのメモリが必要となり、多くの実
行アドレスを格納するには限られた少ないメモリ容量で
は到底把握できないという欠点があった。本発明の目的
は上記欠点を解決するもので、少ないメモリ容量でプロ
グラムの流れを把握することができるトレース回路を提
供することにある。
た従来のトレース回路ではトレース・メモリ回路に実行
アドレスを格納しているので、１つのトレース情報を格
納するために数バイトのメモリが必要となり、多くの実
行アドレスを格納するには限られた少ないメモリ容量で
は到底把握できないという欠点があった。本発明の目的
は上記欠点を解決するもので、少ないメモリ容量でプロ
グラムの流れを把握することができるトレース回路を提
供することにある。
【０００４】
【課題を解決するための手段】前記目的を達成するため
に本発明によるトレース回路はマイクロ・プログラムが
格納されているコントロール・ストレージ回路と、マイ
クロ命令が一時的に格納されるマイクロ命令レジスタ回
路と、前記マイクロ命令レジスタ回路からのマイクロ命
令をデコードするマイクロ命令デコード回路と、実行ア
ドレスを制御するマイクロ・アドレス制御回路と、前記
マイクロ・アドレス制御回路のアドレスを＋１する実行
アドレス生成回路とからなるマイクロ・プログラム制御
装置において、前記マイクロ命令デコード回路からの分
岐成功信号により‘１’，分岐不成功時‘０’をシフト
・インするシフト・レジスタ回路を設け、前記マイクロ
命令が分岐命令であるとき前記マイクロ命令デコード回
路からの分岐成功／不成功信号によりシフト・レジスタ
回路に分岐成功／不成功を示すビットを格納するように
構成してある。また、本発明は上記構成に加えて、マイ
クロプロセッサに割り込みを発行する割込回路を設け、
前記シフト・レジスタ回路が一杯になったとき、前記
マイクロ・プロセッサは前記割込回路により前記シフト
・レジスタ回路のデータを読取るように構成してある。
さらに本発明は上記構成に加えて、前記シフト・レジス
タ回路のデータを格納するトレース・メモリ回路と、前
記トレース・メモリ回路のトレース・アドレスを前記シ
フト・レジスタ回路からの制御信号により制御するトレ
ース・メモリ制御回路とを設け、前記シフト・レジスタ
回路が一杯となったとき前記トレース・メモリ制御回路
に対しトレース・アドレスの＋１を行うことを指示する
ように構成してある。
に本発明によるトレース回路はマイクロ・プログラムが
格納されているコントロール・ストレージ回路と、マイ
クロ命令が一時的に格納されるマイクロ命令レジスタ回
路と、前記マイクロ命令レジスタ回路からのマイクロ命
令をデコードするマイクロ命令デコード回路と、実行ア
ドレスを制御するマイクロ・アドレス制御回路と、前記
マイクロ・アドレス制御回路のアドレスを＋１する実行
アドレス生成回路とからなるマイクロ・プログラム制御
装置において、前記マイクロ命令デコード回路からの分
岐成功信号により‘１’，分岐不成功時‘０’をシフト
・インするシフト・レジスタ回路を設け、前記マイクロ
命令が分岐命令であるとき前記マイクロ命令デコード回
路からの分岐成功／不成功信号によりシフト・レジスタ
回路に分岐成功／不成功を示すビットを格納するように
構成してある。また、本発明は上記構成に加えて、マイ
クロプロセッサに割り込みを発行する割込回路を設け、
前記シフト・レジスタ回路が一杯になったとき、前記
マイクロ・プロセッサは前記割込回路により前記シフト
・レジスタ回路のデータを読取るように構成してある。
さらに本発明は上記構成に加えて、前記シフト・レジス
タ回路のデータを格納するトレース・メモリ回路と、前
記トレース・メモリ回路のトレース・アドレスを前記シ
フト・レジスタ回路からの制御信号により制御するトレ
ース・メモリ制御回路とを設け、前記シフト・レジスタ
回路が一杯となったとき前記トレース・メモリ制御回路
に対しトレース・アドレスの＋１を行うことを指示する
ように構成してある。
【０００５】
【実施例】以下、図面を参照して本発明をさらに詳しく
説明する。図１は本発明によるトレース回路の実施例を
示すブロック図である。本実施例はマイクロ・アドレス
制御回路２の実行アドレスを＋１する実行アドレス生成
回路１，実行アドレスを制御するマイクロ・アドレス制
御回路２，マイクロ・プログラムが格納されているコン
トロール・ストレージ回路３，コントロール・ストレー
ジ回路３からマイクロ命令を一時格納するマイクロ命令
レジスタ回路４，マイクロ命令レジスタ回路４のマイク
ロ命令をデコードし、分岐命令であるときはその分岐命
令が成功か不成功かをシフト・レジスタ回路に指示する
マイクロ命令デコード回路５およびマイクロ命令デコー
ド回路５からのブランチ成功信号により‘１’または不
成功信号により‘０’をシフト・インするシフト・レジ
スタ回路６より構成されている。
説明する。図１は本発明によるトレース回路の実施例を
示すブロック図である。本実施例はマイクロ・アドレス
制御回路２の実行アドレスを＋１する実行アドレス生成
回路１，実行アドレスを制御するマイクロ・アドレス制
御回路２，マイクロ・プログラムが格納されているコン
トロール・ストレージ回路３，コントロール・ストレー
ジ回路３からマイクロ命令を一時格納するマイクロ命令
レジスタ回路４，マイクロ命令レジスタ回路４のマイク
ロ命令をデコードし、分岐命令であるときはその分岐命
令が成功か不成功かをシフト・レジスタ回路に指示する
マイクロ命令デコード回路５およびマイクロ命令デコー
ド回路５からのブランチ成功信号により‘１’または不
成功信号により‘０’をシフト・インするシフト・レジ
スタ回路６より構成されている。
【０００６】実行アドレス生成回路２で示された実行ア
ドレスは、マイクロ・アドレス制御回路を介してコント
ロール・ストレージ回路３に入力される。コントロール
・ストレージ回路３では入力された実行アドレスに従い
実行マイクロ命令がマイクロ命令レジスタ回路４でラッ
チされ、ラッチされた実行マイクロ命令がマイクロ命令
デコード回路５でデコードされる。マイクロ命令デコー
ド回路５では実行マイクロ命令が分岐命令か否かを判断
し、分岐命令以外であれば、何の動作のシフト・レジス
タ回路６に対して指示しない。マイクロ命令デコード回
路５でデコードされた実行マイクロ命令が分岐命令であ
るとき、マイクロ命令デコード回路５は分岐の成功／不
成功を判断する。分岐が成功したとき、マイクロ命令デ
コード回路５はシフト・レジスタ回路６に対してその分
岐が成功したことを示す信号を発行する。シフト・レジ
スタ回路６では本信号により‘１’をシフト・インす
る。
ドレスは、マイクロ・アドレス制御回路を介してコント
ロール・ストレージ回路３に入力される。コントロール
・ストレージ回路３では入力された実行アドレスに従い
実行マイクロ命令がマイクロ命令レジスタ回路４でラッ
チされ、ラッチされた実行マイクロ命令がマイクロ命令
デコード回路５でデコードされる。マイクロ命令デコー
ド回路５では実行マイクロ命令が分岐命令か否かを判断
し、分岐命令以外であれば、何の動作のシフト・レジス
タ回路６に対して指示しない。マイクロ命令デコード回
路５でデコードされた実行マイクロ命令が分岐命令であ
るとき、マイクロ命令デコード回路５は分岐の成功／不
成功を判断する。分岐が成功したとき、マイクロ命令デ
コード回路５はシフト・レジスタ回路６に対してその分
岐が成功したことを示す信号を発行する。シフト・レジ
スタ回路６では本信号により‘１’をシフト・インす
る。
【０００７】分岐が不成功のとき、マイクロ命令デコー
ド回路５はシフト・レジスタ回路６に対してその分岐が
不成功であることを示す信号を発行する。シフト・レジ
スタ回路６では本信号により‘０’をシフト・インす
る。上記動作により、分岐の成功／不成功を示すビット
情報が入力される度に‘１’または‘０’をシフト・イ
ンすることによりシフト・レジスタ回路６に格納されて
いく。上記回路において、シフト・レジスタ回路６のシ
フト・レジスタが一杯となったとき、図示しないマイク
ロ・プロセッサに対し割込回路を付加することにより、
より多くの分岐の成功／不成功を示すビット情報を格納
できる。また、上記割込回路を、分岐の成功／不成功を
示す情報を格納するためのトレース・メモリ回路と、ト
レース・メモリ回路のトレース・アドレスを制御し、シ
フト・レジスタ回路６が一杯になったときトレース・ア
ドレスを＋１するトレース・アドレス制御回路とを付加
することにより、マイクロ・プロセッサを介することな
く、より多くの分岐の成功／不成功を示す情報を格納す
ることができる。
ド回路５はシフト・レジスタ回路６に対してその分岐が
不成功であることを示す信号を発行する。シフト・レジ
スタ回路６では本信号により‘０’をシフト・インす
る。上記動作により、分岐の成功／不成功を示すビット
情報が入力される度に‘１’または‘０’をシフト・イ
ンすることによりシフト・レジスタ回路６に格納されて
いく。上記回路において、シフト・レジスタ回路６のシ
フト・レジスタが一杯となったとき、図示しないマイク
ロ・プロセッサに対し割込回路を付加することにより、
より多くの分岐の成功／不成功を示すビット情報を格納
できる。また、上記割込回路を、分岐の成功／不成功を
示す情報を格納するためのトレース・メモリ回路と、ト
レース・メモリ回路のトレース・アドレスを制御し、シ
フト・レジスタ回路６が一杯になったときトレース・ア
ドレスを＋１するトレース・アドレス制御回路とを付加
することにより、マイクロ・プロセッサを介することな
く、より多くの分岐の成功／不成功を示す情報を格納す
ることができる。
【０００８】
【発明の効果】以上、説明したように本発明はマイクロ
・プログラムが格納されているコントロール・ストレー
ジ回路と、マイクロ命令が一時的に格納されるマイクロ
命令レジスタ回路と、前記マイクロ命令レジスタ回路か
らのマイクロ命令をデコードするマイクロ命令デコード
回路と、実行アドレスを制御するマイクロ・アドレス制
御回路と、前記マイクロ・アドレス制御回路のアドレス
を＋１する実行アドレス生成回路とからなるマイクロ・
プログラム装置において、マイクロ命令デコード回路か
らの分岐成功信号により‘１’，分岐不成功時‘０’を
シフト・インするシフト・レジスタ回路を設け、マイク
ロ命令デコード回路から出力される分岐成功／不成功信
号を示すビットを格納するように構成してある。したが
って、本発明によれば、ビット単位で分岐のトレースが
でき、少ないメモリ容量でプログラムの流れを把握する
ことができるという効果を奏する。
・プログラムが格納されているコントロール・ストレー
ジ回路と、マイクロ命令が一時的に格納されるマイクロ
命令レジスタ回路と、前記マイクロ命令レジスタ回路か
らのマイクロ命令をデコードするマイクロ命令デコード
回路と、実行アドレスを制御するマイクロ・アドレス制
御回路と、前記マイクロ・アドレス制御回路のアドレス
を＋１する実行アドレス生成回路とからなるマイクロ・
プログラム装置において、マイクロ命令デコード回路か
らの分岐成功信号により‘１’，分岐不成功時‘０’を
シフト・インするシフト・レジスタ回路を設け、マイク
ロ命令デコード回路から出力される分岐成功／不成功信
号を示すビットを格納するように構成してある。したが
って、本発明によれば、ビット単位で分岐のトレースが
でき、少ないメモリ容量でプログラムの流れを把握する
ことができるという効果を奏する。
【図１】本発明によるトレース回路の実施例を示す回路
ブロック図である。
ブロック図である。
１…実行アドレス生成回路 ２…マイクロ・アドレス制御回路 ３…コントロール・ストレージ回路 ４…マイクロ命令レジスタ回路 ５…マイクロ命令デコード回路 ６…シフト回路
Claims (3)
- 【請求項１】 マイクロ・プログラムが格納されている
コントロール・ストレージ回路と、マイクロ命令が一時
的に格納されるマイクロ命令レジスタ回路と、前記マイ
クロ命令レジスタ回路からのマイクロ命令をデコードす
るマイクロ命令デコード回路と、実行アドレスを制御す
るマイクロ・アドレス制御回路と、前記マイクロ・アド
レス制御回路のアドレスを＋１する実行アドレス生成回
路とからなるマイクロ・プログラム制御装置において、 前記マイクロ命令デコード回路からの分岐成功信号によ
り‘１’，分岐不成功時‘０’をシフト・インするシフ
ト・レジスタ回路を設け、 前記マイクロ命令が分岐命令であるとき前記マイクロ命
令デコード回路からの分岐成功／不成功信号によりシフ
ト・レジスタ回路に分岐成功／不成功を示すビットを格
納するように構成したことを特徴とするトレース回路。 - 【請求項２】 マイクロプロセッサに割り込みを発行す
る割込回路を設け、 前記シフト・レジスタ回路が一杯になったとき、前記マ
イクロ・プロセッサは前記割込回路により前記シフト・
レジスタ回路のデータを読取るように構成したことを特
徴とする請求項１記載のトレース回路。 - 【請求項３】 前記シフト・レジスタ回路のデータを格
納するトレース・メモリ回路と、 前記トレース・メモリ回路のトレース・アドレスを前記
シフト・レジスタ回路からの制御信号により制御するト
レース・メモリ制御回路とを設け、前記シフト・レジス
タ回路が一杯となったとき前記トレース・メモリ制御回
路に対しトレース・アドレスの＋１を行うことを指示す
るように構成したことを特徴とする請求項１記載のトレ
ース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355194A JPH05173835A (ja) | 1991-12-20 | 1991-12-20 | トレース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3355194A JPH05173835A (ja) | 1991-12-20 | 1991-12-20 | トレース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05173835A true JPH05173835A (ja) | 1993-07-13 |
Family
ID=18442494
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3355194A Pending JPH05173835A (ja) | 1991-12-20 | 1991-12-20 | トレース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05173835A (ja) |
-
1991
- 1991-12-20 JP JP3355194A patent/JPH05173835A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |