JPH05226573A - ハイブリッド集積回路装置 - Google Patents
ハイブリッド集積回路装置Info
- Publication number
- JPH05226573A JPH05226573A JP2812492A JP2812492A JPH05226573A JP H05226573 A JPH05226573 A JP H05226573A JP 2812492 A JP2812492 A JP 2812492A JP 2812492 A JP2812492 A JP 2812492A JP H05226573 A JPH05226573 A JP H05226573A
- Authority
- JP
- Japan
- Prior art keywords
- film
- bottom plate
- electronic circuit
- conductor
- inner bottom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
Landscapes
- Insulated Metal Substrates For Printed Circuits (AREA)
Abstract
(57)【要約】
【目的】メタルパッケージ内部底板上に直接電子回路が
形成でき、従来に比べ小型化可能で、放熱性と作業性に
優れ、コストも大幅に削減できるようにする。 【構成】メタルパッケージ内部底板２０上に絶縁膜７
を、この絶縁膜７上にＣｒ膜１８とＡｌ膜１７の２層構
造の導体膜８を、それぞれ真空蒸着法により形成し、導
体膜８（を構成するＣｒ膜１８とＡｌ膜１７）をエッチ
ングすることで、所望形状の導体パターンで構成された
電子回路を形成する。このメタルパッケージ内部底板２
０表面の電子回路上には裸ＩＣチップ３などの電子部品
が、半田材（または接着剤）２によって固着実装され
る。また、裸ＩＣチップと上記回路（を構成する導体膜
８）の間はＡｌやＡｕの材料のワイヤ１で結線され、上
記回路（を構成する導体膜８）とリードピン５との間も
ワイヤ１で結線される。
形成でき、従来に比べ小型化可能で、放熱性と作業性に
優れ、コストも大幅に削減できるようにする。 【構成】メタルパッケージ内部底板２０上に絶縁膜７
を、この絶縁膜７上にＣｒ膜１８とＡｌ膜１７の２層構
造の導体膜８を、それぞれ真空蒸着法により形成し、導
体膜８（を構成するＣｒ膜１８とＡｌ膜１７）をエッチ
ングすることで、所望形状の導体パターンで構成された
電子回路を形成する。このメタルパッケージ内部底板２
０表面の電子回路上には裸ＩＣチップ３などの電子部品
が、半田材（または接着剤）２によって固着実装され
る。また、裸ＩＣチップと上記回路（を構成する導体膜
８）の間はＡｌやＡｕの材料のワイヤ１で結線され、上
記回路（を構成する導体膜８）とリードピン５との間も
ワイヤ１で結線される。
Description
【０００１】
【産業上の利用分野】本発明は、電子機器製品の電子部
品として使用されるハイブリッド集積回路装置に関す
る。
品として使用されるハイブリッド集積回路装置に関す
る。
【０００２】
【従来の技術】従来のハイブリッド集積回路装置（以
下、ハイブリッドＩＣと称する）は、電子回路が予め形
成された基板をパッケージ内に組込む方式を適用してお
り。図２の断面図に示すように構成されるのが一般的で
あった。即ち図２のハイブリッドＩＣは、メタルパッケ
ージ１４の内部底板上に、セラミック材料等で製造さ
れ、電子回路が予め形成された基板１６が半田剤（ある
いは接着剤）１５にて固着された構造となっている。基
板１６の材料としては、一般にアルミナやＡｌＮ（窒化
アルミニウム），ＢｅＯ（酸化ベリリウム）等が使用さ
れる。
下、ハイブリッドＩＣと称する）は、電子回路が予め形
成された基板をパッケージ内に組込む方式を適用してお
り。図２の断面図に示すように構成されるのが一般的で
あった。即ち図２のハイブリッドＩＣは、メタルパッケ
ージ１４の内部底板上に、セラミック材料等で製造さ
れ、電子回路が予め形成された基板１６が半田剤（ある
いは接着剤）１５にて固着された構造となっている。基
板１６の材料としては、一般にアルミナやＡｌＮ（窒化
アルミニウム），ＢｅＯ（酸化ベリリウム）等が使用さ
れる。
【０００３】基板１６上には、裸ＩＣチップ１１等の電
子部品が半田剤（あるいは接着剤）１５で固着実装され
ている。また、基板１６上の電子回路と裸ＩＣチップ１
１とは、ワイヤボンディング法を用いて、Ａｌ（アルミ
ニウム）やＡｕ（金）材料のワイヤ９で電気的に配線さ
れている。また基板１６（上の電子回路）とリードピン
１３も、ワイヤボンディングで配線されている。リード
ピン１３とメタルパッケージ１４とは、ガラス（ガラス
ハーメチックシール部）１２で絶縁されている。また、
メタルパッケージ１４内部は、そのパッケージ１４に対
してメタルカバー２２をシーム溶接することで、不活性
ガスで気密封止されている。
子部品が半田剤（あるいは接着剤）１５で固着実装され
ている。また、基板１６上の電子回路と裸ＩＣチップ１
１とは、ワイヤボンディング法を用いて、Ａｌ（アルミ
ニウム）やＡｕ（金）材料のワイヤ９で電気的に配線さ
れている。また基板１６（上の電子回路）とリードピン
１３も、ワイヤボンディングで配線されている。リード
ピン１３とメタルパッケージ１４とは、ガラス（ガラス
ハーメチックシール部）１２で絶縁されている。また、
メタルパッケージ１４内部は、そのパッケージ１４に対
してメタルカバー２２をシーム溶接することで、不活性
ガスで気密封止されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記し
た従来のハイブリッドＩＣでは、以下に述べるように、
（１）小型化が困難、（２）放熱性が悪い、（３）作業
性が悪い、（４）コストが高くなる、といった問題点を
有していた。
た従来のハイブリッドＩＣでは、以下に述べるように、
（１）小型化が困難、（２）放熱性が悪い、（３）作業
性が悪い、（４）コストが高くなる、といった問題点を
有していた。
【０００５】即ち図２に示す従来のハイブリッドＩＣ
は、セラミック材料等で製造された基板１６が必要なた
め、メタルパッケージ１４を薄くすることができず、つ
まりメタルパッケージ１４が厚くなり、小型化が困難で
あるという問題があった。
は、セラミック材料等で製造された基板１６が必要なた
め、メタルパッケージ１４を薄くすることができず、つ
まりメタルパッケージ１４が厚くなり、小型化が困難で
あるという問題があった。
【０００６】また、図２に示す従来のハイブリッドＩＣ
は、上記の如く基板１６を必要とするため、裸ＩＣチッ
プ１１の熱を直接メタルパッケージ１４に放熱できず、
したがって基板１６の熱抵抗分だけ、裸ＩＣチップ１１
のジャンクション温度が上昇するという問題もあった。
また、図２に示す従来のハイブリッドＩＣは、上記の如
く基板１６を必要とするため、その組立作業工程が複雑
になり、作業性が悪いという問題もあった。
は、上記の如く基板１６を必要とするため、裸ＩＣチッ
プ１１の熱を直接メタルパッケージ１４に放熱できず、
したがって基板１６の熱抵抗分だけ、裸ＩＣチップ１１
のジャンクション温度が上昇するという問題もあった。
また、図２に示す従来のハイブリッドＩＣは、上記の如
く基板１６を必要とするため、その組立作業工程が複雑
になり、作業性が悪いという問題もあった。
【０００７】また、図２に示す従来のハイブリッドＩＣ
は、上記の如く基板１６を必要とするため、その高価な
基板１６と、上記の複雑な作業工数分だけ、コストが高
くなるという問題もあった。
は、上記の如く基板１６を必要とするため、その高価な
基板１６と、上記の複雑な作業工数分だけ、コストが高
くなるという問題もあった。
【０００８】本発明は上記事情に鑑みてなされたもので
その目的は、メタルパッケージ内部底板上に、基板を用
いることなく電子回路が形成された構成とすることによ
り、従来に比べて小型化可能で、放熱性に優れ、作業性
も良く、コストも大幅に削減できるハイブリッドＩＣ
（ハイブリッド集積回路装置）を提供することにある。
その目的は、メタルパッケージ内部底板上に、基板を用
いることなく電子回路が形成された構成とすることによ
り、従来に比べて小型化可能で、放熱性に優れ、作業性
も良く、コストも大幅に削減できるハイブリッドＩＣ
（ハイブリッド集積回路装置）を提供することにある。
【０００９】
【課題を解決するための手段】本発明のハイブリッドＩ
Ｃは、メタルパッケージの内部底板上に形成された絶縁
膜及びこの絶縁膜上に形成された任意のパターン形状の
導体膜により構成された電子回路を備え、この電子回路
上に各種の電子部品が実装される構成としたことを特徴
とする。
Ｃは、メタルパッケージの内部底板上に形成された絶縁
膜及びこの絶縁膜上に形成された任意のパターン形状の
導体膜により構成された電子回路を備え、この電子回路
上に各種の電子部品が実装される構成としたことを特徴
とする。
【００１０】
【作用】上記の構成において、メタルパッケージの内部
底板上への電子回路の形成は、まずメタルパッケージの
内部底板上に絶縁膜を成膜し、その上に導体膜を形成す
ることにより行われる。絶縁膜は、真空蒸着法あるいは
溶射法等の方法で３〜５０ミクロン（μｍ）成膜され
る。この絶縁膜を成膜するのに必要な絶縁材料には、Ａ
ｌ2 Ｏ3 ，ＳｉＯ2 ，ＴｉＯ2 ，ＡｌＮ等が使用され
る。一方、導体膜は、真空蒸着法、溶射法、メッキ法あ
るいは、これらの幾つかを組合せた方法等により、１〜
５００ミクロン成膜される。導体材料としては、Ａｌ，
Ｃｕ，Ａｕ，Ｔｉ，Ｎｉ，Ｃｒの他、これらを組合せた
ものが使用される。導体膜は、複数の導体材料の層の重
ね合せで形成することも可能である。
底板上への電子回路の形成は、まずメタルパッケージの
内部底板上に絶縁膜を成膜し、その上に導体膜を形成す
ることにより行われる。絶縁膜は、真空蒸着法あるいは
溶射法等の方法で３〜５０ミクロン（μｍ）成膜され
る。この絶縁膜を成膜するのに必要な絶縁材料には、Ａ
ｌ2 Ｏ3 ，ＳｉＯ2 ，ＴｉＯ2 ，ＡｌＮ等が使用され
る。一方、導体膜は、真空蒸着法、溶射法、メッキ法あ
るいは、これらの幾つかを組合せた方法等により、１〜
５００ミクロン成膜される。導体材料としては、Ａｌ，
Ｃｕ，Ａｕ，Ｔｉ，Ｎｉ，Ｃｒの他、これらを組合せた
ものが使用される。導体膜は、複数の導体材料の層の重
ね合せで形成することも可能である。
【００１１】さて、メタルパッケージの内部底板上に絶
縁膜が形成され、更にその上に導体膜が形成された後、
その導体膜の一部を化学的エッチング法により除去する
と、導体パターンが形成され、電子回路に加工される。
即ち、メタルパッケージの内部底板上に直接電子回路が
形成される。そして、この電子回路上に各種の電子部品
が実装される。この導体膜の電子回路化には、上記の化
学的エッチング法の他、導体膜の形成時に、不必要な部
分をマスキングしておく方法も適用可能である。
縁膜が形成され、更にその上に導体膜が形成された後、
その導体膜の一部を化学的エッチング法により除去する
と、導体パターンが形成され、電子回路に加工される。
即ち、メタルパッケージの内部底板上に直接電子回路が
形成される。そして、この電子回路上に各種の電子部品
が実装される。この導体膜の電子回路化には、上記の化
学的エッチング法の他、導体膜の形成時に、不必要な部
分をマスキングしておく方法も適用可能である。
【００１２】このように、本発明によれば、メタルパッ
ケージの内部底板上に直接電子回路が形成された構成と
なるため、予め電子回路が形成された基板に電子部品が
実装される従来のハイブリッドＩＣに比べ、次のような
効果を有する。
ケージの内部底板上に直接電子回路が形成された構成と
なるため、予め電子回路が形成された基板に電子部品が
実装される従来のハイブリッドＩＣに比べ、次のような
効果を有する。
【００１３】（１）メタルパッケージ内に基板を必要と
しないため、ハイブリッドＩＣの高さを基板厚分だけ薄
くすることができ、ハイブリッドＩＣ自体の小型化が可
能となる。
しないため、ハイブリッドＩＣの高さを基板厚分だけ薄
くすることができ、ハイブリッドＩＣ自体の小型化が可
能となる。
【００１４】（２）メタルパッケージの内部底板上に直
接形成された電子回路に裸ＩＣチップ等の電子部品が実
装されるため、この実装された裸ＩＣチップ等の部品の
熱を直接メタルパッケージに放熱できる。これにより、
従来に比べ、基板の熱抵抗分だけ裸ＩＣチップのジャン
クション温度を下げることができる。 （３）メタルパッケージ内に基板を必要としないため、
ハイブリッドＩＣの組立作業工程が簡単になり、作業性
が良い。 （４）基板を必要としないため、部品点数が減り、組立
作業工数が削減できる。また基板費用も不必要となり、
ハイブリッドＩＣのコストが大幅に削減できる。
接形成された電子回路に裸ＩＣチップ等の電子部品が実
装されるため、この実装された裸ＩＣチップ等の部品の
熱を直接メタルパッケージに放熱できる。これにより、
従来に比べ、基板の熱抵抗分だけ裸ＩＣチップのジャン
クション温度を下げることができる。 （３）メタルパッケージ内に基板を必要としないため、
ハイブリッドＩＣの組立作業工程が簡単になり、作業性
が良い。 （４）基板を必要としないため、部品点数が減り、組立
作業工数が削減できる。また基板費用も不必要となり、
ハイブリッドＩＣのコストが大幅に削減できる。
【００１５】（５）上記（２）のように、ハイブリッド
ＩＣ内のＩＣジャンクション温度を下げることができる
ため、ハイブリッドＩＣの信頼性が向上する。また、基
板を必要としない分だけ接点数が減少し、この点でも信
頼性が向上する。
ＩＣ内のＩＣジャンクション温度を下げることができる
ため、ハイブリッドＩＣの信頼性が向上する。また、基
板を必要としない分だけ接点数が減少し、この点でも信
頼性が向上する。
【００１６】
【実施例】図１は本発明の一実施例に係るハイブリッド
ＩＣの構造を示す図であり、同図（ａ）はその概略構造
を示す断面図、同図（ｂ）は同図（ａ）の要部（蒸着回
路部）の拡大断面図である。
ＩＣの構造を示す図であり、同図（ａ）はその概略構造
を示す断面図、同図（ｂ）は同図（ａ）の要部（蒸着回
路部）の拡大断面図である。
【００１７】図１において、６はメタルパッケージであ
る。このメタルパッケージ６には、コバールやＣｕＷ等
の金属の他、ＡｌＮ等のセラミック系材料を使用するこ
とが可能である。
る。このメタルパッケージ６には、コバールやＣｕＷ等
の金属の他、ＡｌＮ等のセラミック系材料を使用するこ
とが可能である。
【００１８】メタルパッケージ６の内部底板（メタルパ
ッケージ内部底板）２０の表面は、必要に応じて研磨さ
れる。このメタルパッケージ内部底板２０の上には絶縁
膜７が形成され、その絶縁膜７の上には導体膜８が形成
されている。絶縁膜７及び導体膜８は、例えば真空蒸着
法により形成されたものである。
ッケージ内部底板）２０の表面は、必要に応じて研磨さ
れる。このメタルパッケージ内部底板２０の上には絶縁
膜７が形成され、その絶縁膜７の上には導体膜８が形成
されている。絶縁膜７及び導体膜８は、例えば真空蒸着
法により形成されたものである。
【００１９】絶縁膜７は、導体膜８とメタルパッケージ
６との絶縁をとるために形成されたものであり、その厚
みは例えば３〜５ミクロンである。この絶縁膜７にはＡ
ｌ2Ｏ3 が用いられる。
６との絶縁をとるために形成されたものであり、その厚
みは例えば３〜５ミクロンである。この絶縁膜７にはＡ
ｌ2Ｏ3 が用いられる。
【００２０】一方、導体膜８は、図１（ｂ）に示すよう
に、Ｃｒ（クロム）膜１８と、その上に形成されたＡｌ
膜１７とからなる。Ｃｒ膜１８は絶縁膜７との間の密着
性向上等のために必要なものであり、その厚みは例えば
２０００オングストロームである。また、Ａｌ膜１７の
厚みは例えば３ミクロン（μｍ）である。
に、Ｃｒ（クロム）膜１８と、その上に形成されたＡｌ
膜１７とからなる。Ｃｒ膜１８は絶縁膜７との間の密着
性向上等のために必要なものであり、その厚みは例えば
２０００オングストロームである。また、Ａｌ膜１７の
厚みは例えば３ミクロン（μｍ）である。
【００２１】導体膜８中のＣｒ膜１８及びはＡｌ膜１７
は、所望のパターンにエッチングされる。このようにし
て、絶縁膜７上の導体膜８は、所望形状の導体パターン
で構成された電子回路（蒸着回路部）に加工される。こ
こで、Ｃｒ膜１８は例えば硝酸セリウムアンモンと氷酢
酸、純水の混合液でエッチングされ、Ａｌ膜１７は例え
ばリン酸と氷酢酸、硝酸、純水の混合液でエッチングさ
れる。
は、所望のパターンにエッチングされる。このようにし
て、絶縁膜７上の導体膜８は、所望形状の導体パターン
で構成された電子回路（蒸着回路部）に加工される。こ
こで、Ｃｒ膜１８は例えば硝酸セリウムアンモンと氷酢
酸、純水の混合液でエッチングされ、Ａｌ膜１７は例え
ばリン酸と氷酢酸、硝酸、純水の混合液でエッチングさ
れる。
【００２２】なお本実施例では、真空蒸着法で上記の絶
縁膜７と、導体膜８（を構成するＣｒ膜１８及びＡｌ膜
１７）とを成膜する際、メタルパッケージ内部底板２０
以外の部分については、マスキング処理を行うことで、
蒸着材料が付着するのを防止している。
縁膜７と、導体膜８（を構成するＣｒ膜１８及びＡｌ膜
１７）とを成膜する際、メタルパッケージ内部底板２０
以外の部分については、マスキング処理を行うことで、
蒸着材料が付着するのを防止している。
【００２３】さて、以上のようにして、メタルパッケー
ジ内部底板２０上に形成された回路（蒸着回路部）への
部品の実装は、図２に示した従来のハイブリッドＩＣに
おける場合と同様に行われる。即ち、裸ＩＣチップ３等
の電子部品については、メタルパッケージ内部底板２０
表面の回路（蒸着回路部）上に（具体的には、導体膜８
が除去されて絶縁膜７が露出した回路部分上に）、半田
剤（あるいは接着剤）２で固着実装される。また、裸Ｉ
Ｃチップ３とメタルパッケージ内部底板２０表面の回路
（を構成する導体膜８）の間は、ワイヤボンディング法
を用いて、ＡｌやＡｕの材料のワイヤ１で結線される。
また、メタルパッケージ内部底板２０表面の回路（を構
成する導体膜８）とリードピン５との間も、ＡｌやＡｕ
の材料のワイヤ１で結線される。
ジ内部底板２０上に形成された回路（蒸着回路部）への
部品の実装は、図２に示した従来のハイブリッドＩＣに
おける場合と同様に行われる。即ち、裸ＩＣチップ３等
の電子部品については、メタルパッケージ内部底板２０
表面の回路（蒸着回路部）上に（具体的には、導体膜８
が除去されて絶縁膜７が露出した回路部分上に）、半田
剤（あるいは接着剤）２で固着実装される。また、裸Ｉ
Ｃチップ３とメタルパッケージ内部底板２０表面の回路
（を構成する導体膜８）の間は、ワイヤボンディング法
を用いて、ＡｌやＡｕの材料のワイヤ１で結線される。
また、メタルパッケージ内部底板２０表面の回路（を構
成する導体膜８）とリードピン５との間も、ＡｌやＡｕ
の材料のワイヤ１で結線される。
【００２４】リードピン５とメタルパッケージ６とは、
ガラス４で絶縁される。また、メタルパッケージ６内部
は、そのパッケージ６に対して例えばコバール材料で形
成されたメタルカバー２１をシーム溶接することで、不
活性ガスで気密封止される。
ガラス４で絶縁される。また、メタルパッケージ６内部
は、そのパッケージ６に対して例えばコバール材料で形
成されたメタルカバー２１をシーム溶接することで、不
活性ガスで気密封止される。
【００２５】以上は、メタルパッケージ内部底板２０上
に絶縁膜７と導体膜８とをそれぞれ１層形成して、１層
の電子回路を形成した場合について説明したが、これに
限るものではない。即ち、メタルパッケージ内部底板２
０上に直接形成される電子回路は、上記の絶縁膜の形成
と導体膜の形成とを繰返すことで、多層電子回路化する
ことも可能である。この多層電子回路の層間の電気的接
続は、絶縁膜に化学的エッチング法で穴を形成すること
により実現できる。
に絶縁膜７と導体膜８とをそれぞれ１層形成して、１層
の電子回路を形成した場合について説明したが、これに
限るものではない。即ち、メタルパッケージ内部底板２
０上に直接形成される電子回路は、上記の絶縁膜の形成
と導体膜の形成とを繰返すことで、多層電子回路化する
ことも可能である。この多層電子回路の層間の電気的接
続は、絶縁膜に化学的エッチング法で穴を形成すること
により実現できる。
【００２６】また、絶縁膜７として、Ａｌ2 Ｏ3 が用い
られるものとして説明したが、ＳｉＯ2 ，ＴｉＯ2 ，Ａ
ｌＮ等を用いることも可能である。また、導体膜８とし
て、Ｃｒ膜１８とＡｌ膜１７とを重ね合せたものを用い
た場合について説明したが、これに限るものではない。
例えば、Ａｌ，Ｃｕ，Ａｕ，Ｔｉ，Ｎｉなどの導体材料
のうちの幾つかを重ね合せて使用しても良く、唯１つの
導体材料を用いるようにしても良い。
られるものとして説明したが、ＳｉＯ2 ，ＴｉＯ2 ，Ａ
ｌＮ等を用いることも可能である。また、導体膜８とし
て、Ｃｒ膜１８とＡｌ膜１７とを重ね合せたものを用い
た場合について説明したが、これに限るものではない。
例えば、Ａｌ，Ｃｕ，Ａｕ，Ｔｉ，Ｎｉなどの導体材料
のうちの幾つかを重ね合せて使用しても良く、唯１つの
導体材料を用いるようにしても良い。
【００２７】
【発明の効果】以上詳述した如く本発明によれば、メタ
ルパッケージの内部底板上に形成された絶縁膜及びこの
絶縁膜上に形成された任意のパターン形状の導体膜によ
り構成された電子回路を備え、この電子回路上に各種の
電子部品が実装される構成としたので、従来必要であっ
た基板が不必要となり、従来のハイブリッドＩＣに比べ
て小型で、放熱性に優れ、組立作業性に優れ、低コスト
で高信頼性を有するハイブリッドＩＣが提供できる。
ルパッケージの内部底板上に形成された絶縁膜及びこの
絶縁膜上に形成された任意のパターン形状の導体膜によ
り構成された電子回路を備え、この電子回路上に各種の
電子部品が実装される構成としたので、従来必要であっ
た基板が不必要となり、従来のハイブリッドＩＣに比べ
て小型で、放熱性に優れ、組立作業性に優れ、低コスト
で高信頼性を有するハイブリッドＩＣが提供できる。
【図１】本発明の一実施例に係るハイブリッドＩＣの構
造を示すもので、図１（ａ）はその概略構造図、図１
（ｂ）は要部（蒸着回路部）の拡大図。
造を示すもので、図１（ａ）はその概略構造図、図１
（ｂ）は要部（蒸着回路部）の拡大図。
【図２】従来のハイブリッドＩＣの概略構造図。
１，９…ワイヤ、２，１０，１５…半田材、３，１１…
裸ＩＣチップ、４，１２…ガラス、５，１３…リードピ
ン、６，１４…メタルパッケージ、７…絶縁膜、８…導
体膜、１６…基板、１７…Ａｌ膜、１８…Ｃｒ膜、２０
…メタルパッケージ内部底板。
裸ＩＣチップ、４，１２…ガラス、５，１３…リードピ
ン、６，１４…メタルパッケージ、７…絶縁膜、８…導
体膜、１６…基板、１７…Ａｌ膜、１８…Ｃｒ膜、２０
…メタルパッケージ内部底板。
Claims (1)
- 【請求項１】 メタルパッケージの内部底板上に形成さ
れた絶縁膜及びこの絶縁膜上に形成された任意のパター
ン形状の導体膜により構成された電子回路を備え、この
電子回路上に各種の電子部品が実装されるようにしたこ
とを特徴とするハイブリッド集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2812492A JPH05226573A (ja) | 1992-02-14 | 1992-02-14 | ハイブリッド集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2812492A JPH05226573A (ja) | 1992-02-14 | 1992-02-14 | ハイブリッド集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226573A true JPH05226573A (ja) | 1993-09-03 |
Family
ID=12240045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2812492A Pending JPH05226573A (ja) | 1992-02-14 | 1992-02-14 | ハイブリッド集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226573A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111681992A (zh) * | 2020-07-23 | 2020-09-18 | 北京无线电测量研究所 | 一种金属封装材料、tr组件、制备方法和雷达 |
-
1992
- 1992-02-14 JP JP2812492A patent/JPH05226573A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111681992A (zh) * | 2020-07-23 | 2020-09-18 | 北京无线电测量研究所 | 一种金属封装材料、tr组件、制备方法和雷达 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4809135A (en) | Chip carrier and method of fabrication | |
| US3996603A (en) | RF power semiconductor package and method of manufacture | |
| US4980239A (en) | Metallization layer structure formed on aluminum nitride ceramics and method of producing the metallization layer structure | |
| JPH0774306A (ja) | 半導体装置 | |
| JP2006339611A (ja) | 金属−セラミック複合基板及びその製造方法 | |
| JPH03225854A (ja) | 半導体デバイス及びその製造方法 | |
| JPS5940560A (ja) | 多層回路装置 | |
| JPH0454973B2 (ja) | ||
| US20050093121A1 (en) | Chip package and substrate | |
| JP3165559B2 (ja) | 半導体装置 | |
| JPH05226573A (ja) | ハイブリッド集積回路装置 | |
| JPS6227544B2 (ja) | ||
| JP2851732B2 (ja) | 電子部品収納用パッケージ | |
| JP2735708B2 (ja) | セラミック配線基板 | |
| JP2001135753A (ja) | 半導体モジュール用基板及びその製造方法 | |
| JP3210503B2 (ja) | マルチチップモジュールおよびその製造方法 | |
| JP2710893B2 (ja) | リード付き電子部品 | |
| JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
| JP3270803B2 (ja) | 配線基板 | |
| JP2822446B2 (ja) | 混成集積回路装置 | |
| JP2583507B2 (ja) | 半導体実装回路装置 | |
| JPH0519975Y2 (ja) | ||
| JPH05121845A (ja) | セラミツク回路基板 | |
| JPH05121587A (ja) | 半導体装置 | |
| JP2784129B2 (ja) | 半導体素子収納用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980929 |