JP3165559B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3165559B2 JP3165559B2 JP14808793A JP14808793A JP3165559B2 JP 3165559 B2 JP3165559 B2 JP 3165559B2 JP 14808793 A JP14808793 A JP 14808793A JP 14808793 A JP14808793 A JP 14808793A JP 3165559 B2 JP3165559 B2 JP 3165559B2
- Authority
- JP
- Japan
- Prior art keywords
- electronic circuit
- package
- metal package
- bottom plate
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
- H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
とを一体化した半導体装置に関する。
成された基板をパッケージ内に組み込む方式が用いられ
ており、一般的に図2に示すように構成される。すなわ
ち、この半導体装置は金属パッケージ14の内部底板上
に、電子回路が予め形成されたセラミック材料等からな
る基板16が半田剤(または接着剤)15により固定さ
れた構造となっている。基板16の材料としては、一般
にアルミナ、AlN(窒化アルミニウム)、BeO(酸
化ベリリウム)等が使用される。
子部品が半田剤(あるいは接着剤)10で固着実装され
ている。また、基板16上の電子回路と裸ICチップ1
1とは、ワイヤボンディング法を用いてAl(アルミニ
ウム)やAu(金)材料のワイヤ9により結線されてい
る。さらに、基板16上の電子回路とリードピン13と
の結線もワイヤボンディングにより行われている。
ーメチックシール部)12を介して金属パッケージ14
に電気的に絶縁された状態で取り付けられている。ま
た、金属パッケージ14の内部は金属カバー22がシー
ム溶接されることにより気密封止され、不活性ガスで満
たされている。
装置では、セラミック材料等で作られた基板16が必要
であるため、これを収容する金属パッケージ14を薄く
することができない。すなわち、金属パッケージ14の
高さが大きくなり、小型化が難しいという欠点がある。
介して金属パッケージ14に放熱するため放熱性が悪
く、基板16の熱抵抗分だけ裸ICチップ11のジャン
クション温度が上昇するという問題もある。
導体装置の組み立て作業工程を複雑化させるので、作業
性の面でも問題がある。さらに、この種の半導体装置に
おいて基板16は一般に高価であることと、作業工程が
複雑であることとから、半導体装置の製造コストが高く
なるという欠点もある。
するためになされたもので、金属パッケージ内に基板を
用いることなく電子回路を構成するようにして、小型化
と放熱特性の向上、作業性の向上およびコストの低減を
図ることができる半導体装置を提供することを目的とす
る。
め、本発明に係る半導体装置は金属パッケージの内部底
板上に絶縁層を介して所望パターン形状の導体層からな
る電子回路を形成し、この電子回路上に各種の電子部品
を実装する構成としたことを特徴とする。
パッケージは例えばCuW,AlおよびFe−Ni合金
の少なくとも一種の材料からなり、少なくとも一辺の寸
法が50mm以上の大型パッケージが使用される。ま
た、絶縁層は金属パッケージの内部底板の表面上に例え
ばSiO2 ガラスの溶融、焼き付け等の方法により直接
形成される。絶縁層の厚さは、10〜100ミクロン程
度が適当である。一方、導体層は真空蒸着法、溶射法、
メッキ法あるいはこれらの幾つかを組み合わせた方法に
より、1〜500ミクロンの厚さに形成される。この導
体層に用いる導体材料としては、Al,Cu,Au,T
i,Ni,Crのいずれか、またはこれらを適宜組み合
わせたものが用いられる。導体層は、複数の導体材料の
層を積層して構成することも可能である。
成し、更にその上に導体層を形成した後、導体層の一部
を化学的エッチング等により除去すると、所望のパター
ン形状の導体パターンが形成され、電子回路に加工され
る。すなわち、金属パッケージ上に基板を介することな
く直接電子回路が形成される。そして、この電子回路上
に裸ICチップ等の各種電子部品を実装する。導体層を
所望のパターン形状にして電子回路化する方法として
は、化学的エッチングの他、導体層の形成時に不要な部
分をマスキングしておく方法も用いることが可能であ
る。
は、金属パッケージ内に基板を必要としないため、基板
がない分だけ金属パッケージの高さが小さくなり、半導
体装置全体の小型化が可能となる。絶縁層は単に電気的
な絶縁が目的であり、また基板に比較して遥かに薄くで
きることはいうまでもない。
を介さず絶縁層と導体層からなる電子回路が直接形成さ
れ、この電子回路上に電子部品が実装されるため、電子
部品の熱を効率よく金属パッケージに放熱することがで
きる。従って、裸ICチップについて考えれば、従来の
構成に比べて基板の熱抵抗分だけジャンクション温度を
下げることができる。この結果、半導体装置の信頼性が
向上する。
点数が減り、組み立て作業工数が削減され、基板費用も
不要となるため、半導体装置全体の製造コストが大幅に
低減される。基板を必要としない分だけ部品点数が減少
することは、上述した放熱特性の向上と相まって信頼性
のさらなる向上にもつながる。
する。図1は本発明の一実施例に係る半導体装置の構成
を示す図であり、(a)は全体の概略構成を示す断面
図、(b)はその要部(回路部)の拡大断面図である。
コバールやCuW等の金属材料、あるいはAlN等のセ
ラミック系材料により形成され、その内部底板(以下、
パッケージ内部底板という)20の表面は必要に応じて
研磨されている。このパッケージ内部底板20の上には
絶縁層7が形成され、この絶縁層7の上には導体層8が
形成されている。
板20との絶縁をとるために形成されたもので、例えば
SiO2 (シリコン酸化膜)をパッケージ内部底板20
上に焼き付けることによって形成され、その厚みは10
〜100ミクロンである。
ようにCr(クロム)層18とその上に形成されたAl
(アルミニウム)層17とからなり、真空蒸着法により
形成される。Cr層18は絶縁層7との間の密着性向上
のためのものであり、その厚みは例えば2000オング
ストロームである。また、Al層17の厚みは例えば3
ミクロンである。なお、この導体層8を真空蒸着法で形
成する際には、パッケージ内部底板20以外の部分につ
いてはマスキング処理を行うことで、蒸着材料が付着す
るのを防止するようにする。
層17は、所望のパターン形状にエッチングされる。こ
のようにして絶縁層7上の導体層8は所望パターン形状
の導体パターンで構成された電子回路に加工されること
になる。なお、Cr層18は例えば硝酸セリウムアンモ
ンと氷酢酸、純水の混合液でエッチングされ、Al層1
7は例えばリン酸と氷酢酸、純水の混合液でエッチング
される。
に形成された電子回路への電子部品の実装は、図2に示
した従来の半導体装置におけると同様に行われる。すな
わち裸ICチップ3等の電子部品については、パッケー
ジ内部底板20の表面の電子回路上に、具体的には導体
層8が除去されて絶縁層7が露出した部分に、半田剤
(あるいは接着剤)2で固着実装される。また、裸IC
チップ3とパッケージ内部底板20上の電子回路(導体
層8)との間は、ワイヤボンディング法を用いてAlや
Au材料からなるワイヤ1で結線される。さらに、パッ
ケージ内部底板20上の電子回路(導体層8)とリード
ピン5との間も、AlやAu材料からなるワイヤ1で結
線される。
クシール部)4を介して金属パッケージ6に電気的に絶
縁された状態で取り付けられている。また、金属パッケ
ージ6の内部は例えばコバール材料で形成された金属カ
バー21がシーム溶接されることにより気密封止され、
不活性ガスで満たされている。
はなく、次のように種々変形して実施することができ
る。例えば上記実施例では、パッケージ内部底板20上
に絶縁層7および導体層8をそれぞれ1層ずつ形成して
単層の電子回路を形成した場合について説明したが、こ
れに限られるものではない。すなわち、パッケージ内部
底板20上に直接形成される電子回路は、絶縁層上に真
空蒸着法あるいは溶射法等の方法により形成される導体
層と、同様の方法により形成されるAl2 O3 ,SiO
2 ,TiO2 ,AlN等の絶縁材料からなる絶縁層とを
交互に設けることで、多層電子回路化することも可能で
ある。この多層電子回路の層間の電気的接続は、絶縁層
に化学的エッチング法で孔を形成することにより実現で
きる。
層18とAl層17との積層膜を用いた場合について説
明したが、これに限られるものではなく、例えばAl,
Cu,Au,Ti,Ni等の導体材料のうちの幾つかの
層を積層してもよく、また唯一つの導体材料からなる単
層膜としてもよい。
属パッケージの内部底板上に絶縁層を介して所望パター
ン形状の導体層からなる電子回路を形成し、この電子回
路上に各種の電子部品を実装する構成としたことによ
り、従来の半導体装置で必要であった基板が不要とな
り、従来の半導体装置に比較して小型で、放熱性に優
れ、低コストであり、信頼性にも優れた半導体装置を提
供することができる。
成を示す断面図および要部の拡大断面図
ージ 7…絶縁層 8…導体層 17…Al層 18…Cr層 20…パッケージ内部底板 21…金属カバ
ー
Claims (1)
- 【請求項1】 内部底板をその一部とし側壁を有する金
属パッケージと、 この金属パッケージの前記内部底板上にSiO2 ガラス
の溶融により直接形成された絶縁層と、 この絶縁層上に形成された所望パターン形状の導体層か
らなる電子回路と、 この電子回路上に実装され、該電子回路に結線される少
なくとも1個以上の電子部品と、 前記金属パッケージの側壁を貫通して設けられ、前記電
子回路にワイヤにより結線されるリードピンと、 このリードピンと前記金属パッケージとの間を絶縁する
と共に気密状態に保持するガラスハーメチックシール部
と、 前記金属パッケージの開口部に装着され、該金属パッケ
ージの内部を気密封止する金属カバーとを具備し、上記
絶縁層と上記導体層からなる電子回路とを交互に複数層
形成し、該電子回路を多層化したことを特徴とする半導
体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14808793A JP3165559B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14808793A JP3165559B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0714981A JPH0714981A (ja) | 1995-01-17 |
JP3165559B2 true JP3165559B2 (ja) | 2001-05-14 |
Family
ID=15444947
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14808793A Expired - Lifetime JP3165559B2 (ja) | 1993-06-18 | 1993-06-18 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3165559B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105151548A (zh) * | 2015-08-19 | 2015-12-16 | 厦门绿链集成服务有限公司 | 快递保温箱 |
CN105151547A (zh) * | 2015-08-19 | 2015-12-16 | 厦门绿链集成服务有限公司 | 便携式物流保温箱 |
-
1993
- 1993-06-18 JP JP14808793A patent/JP3165559B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105151548A (zh) * | 2015-08-19 | 2015-12-16 | 厦门绿链集成服务有限公司 | 快递保温箱 |
CN105151547A (zh) * | 2015-08-19 | 2015-12-16 | 厦门绿链集成服务有限公司 | 便携式物流保温箱 |
Also Published As
Publication number | Publication date |
---|---|
JPH0714981A (ja) | 1995-01-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5025114A (en) | Multi-layer lead frames for integrated circuit packages | |
US5792984A (en) | Molded aluminum nitride packages | |
JPH0774306A (ja) | 半導体装置 | |
EP0500750A4 (en) | METHOD FOR HOUSING AN ELECTRONIC DEVICE ADHESIVE BY ADHESIVE TAPE AND HOUSING USED. | |
JP2000340687A (ja) | 半導体素子収納用パッケージ | |
JP3165559B2 (ja) | 半導体装置 | |
JPH0645504A (ja) | 半導体装置 | |
JPH05226573A (ja) | ハイブリッド集積回路装置 | |
JP2750248B2 (ja) | 半導体素子収納用パッケージ | |
JPH0196952A (ja) | 気密封止チツプキヤリア | |
JP3176246B2 (ja) | 半導体素子収納用パッケージ | |
JP2873105B2 (ja) | 半導体素子収納用パッケージ | |
JP2710893B2 (ja) | リード付き電子部品 | |
JPH05326814A (ja) | 電子回路素子搭載用リードフレーム | |
JP2813074B2 (ja) | 半導体素子収納用パッケージ | |
JP2813072B2 (ja) | 半導体素子収納用パッケージ | |
JP2784129B2 (ja) | 半導体素子収納用パッケージ | |
JP2813073B2 (ja) | 半導体素子収納用パッケージ | |
JPH0519975Y2 (ja) | ||
JP3011502B2 (ja) | 混成集積回路 | |
JP2784095B2 (ja) | 半導体素子収納用パッケージ | |
JPH06244358A (ja) | 半導体装置 | |
JPH06151656A (ja) | 半導体素子収納用パッケージ | |
JPH08125049A (ja) | 半導体素子収納用パッケージ | |
JPH0637199A (ja) | 半導体素子収納用パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990309 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080302 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090302 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100302 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110302 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120302 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130302 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140302 Year of fee payment: 13 |
|
EXPY | Cancellation because of completion of term |