JPH05224874A - ビデオ処理システムとデータを併合する方法およびシステム - Google Patents

Abstract

(57)【要約】 【目的】 多数の独立した情報ソースからの多数の像を
処理し、生成し、併合するシステムと方法とを提供す
る。 【構成】 ホストプロセッサ、ディスプレイインタフェ
ースプロセッサ、およびデジタル／アナログ変換器（Ｄ
ＡＣ）を含むビデオ挿入処理システムにおいて、ディス
プレイメモリとして機能するフレーム挿入バッファ（Ｆ
ＩＢ）モジュール８０３が設けられる。ＦＩＢモジュー
ルは、フレーム、ローカル像、ピクセル併合、優先順位
割り当ての各バッファ８０４〜８０７を含むことによ
り、併合シーケンスの間、各々のローカル像に対する特
定（Ｘ，Ｙ）位置に対する各ピクセルの優先順位が比較
される。優先順位の値の最も高い値を有するピクセル
が、優先順位のより低いピクセルの全ての上に重なり、
ディスプレイモニタに表示される。もし、２つの異なる
ローカル像８０５における同じ（Ｘ，Ｙ）位置の２個の
ピクセルが同じ優先順位を有しているとすれば、ＤＡＣ
により近いＦＩＢモジュールに含まれたローカル像が表
示される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は多数の独立した情報ソー
スに基づく多数の像を処理し、生成し、かつ併合するア
ーキテクチャと方法とに関する。

【０００２】特に、多数の像生成の独立した処理を支援
するために並列処理パスを提供するアーキテクチャと方
法とが開示されている。

【０００３】本発明はさらに、並列処理パスの性能に影
響を与えることなく、あるいは劣化させることなくピク
セル・バイ・ピクセル基準により即ちピクセル毎にこれ
らの多数の出来た像を併合することのできるアーキテク
チャと方法とを提供する。

【０００４】

【従来の技術】コスト低減のための処理能力の増大によ
り顕著な関心の的となったコンピュータ技術の一分野は
マルチメディアの分野である。マルチメディアは、広範
囲のソースからのグラフィック像およびテキスト像ある
いはこれらの一方をディスプレイ上に調整して表示する
のに関係する。これらのソースは、フルモーションのラ
イブビデオ、別のグラフィックサブシステムからの外部
ＲＧＢビデオソース、等高線マップあるいはメディカル
像情報のような項目を含むうる情報データベース、ある
いはソナーあるいはレーダ情報を提供しうるフロントエ
ンド処理サブシステムを含む。各ソースから受け取られ
た情報を用いて単一の像あるいは多数の像を生成するこ
とができる。各ソースから受け取られた情報は、表示す
る前に種々レベルでの処理を必要とする。

【０００５】種々のソースから多数の像を生成し処理す
ることに係わる問題の１つは、適所に十分確立された方
法あるいはアーキテクチャの無いことである。多数のソ
ースを生成し処理するには単一の処理パスでは支援しえ
ない性能上の要件があることが多い。例えば、フルモー
ションビデオと、ソナーディスプレイに対する更新の双
方に対するリアルタイム要件は単一の処理パスでは達成
しえない。例えばソナーディスプレイのような多くのデ
ィスプレイ像は時間にわたって統合されるので、それら
は連続的な処理を必要とする。このことは、ソナーディ
スプレイは表示しえないが、依然として同量の処理を要
することを意味する。

【０００６】さらに、これらの発生した多数の像をどの
ようにして単一のディスプレイ像に併合すべきかについ
て定義する十分確立された方法あるいはアーキテクチャ
が適所に存在しない。典型的には、これらの像は、スク
リーンの種々の部分に順次割り当てられるか、あるい
は、ある場合には相互にオーバラップされる。もし像が
オーバラップするとすれば、それらは一般的にウィンド
ウと称される長方形の領域に通常制限される。これらの
場合の殆んどにおいて、多数の像を併合することの複雑
さは、当該システムの全体のグラフィック性能に直接影
響を与える。

【０００７】従って、独立で同時に多数のグラフィック
像を処理し表示するアーキテクチャと方法とを提供する
ことが望ましい。また、２個以上の像が提供される場合
ビデオ像のどのピクセルを表示するか決定する方法を有
することが望ましい。

【０００８】

【発明が解決しようとする課題】従って、本発明の目的
は、多数の像を処理し、生成し、そして併合するシステ
ムと方法とを提供することである。

【０００９】本発明の別の目的は、システムの性能に影
響することなくピクセル毎に像を併合するシステムと方
法とを提供することである。

【００１０】本発明のさらに別の目的は、並列処理パス
においてグラフィック像を処理するシステムと方法とを
提供することである。

【００１１】

【課題を解決するための手段および作用】前記の目的並
びに追って明らかとなるその他の特徴はグラフィック処
理に対してモジュール式で並列的方法を提供するビデオ
挿入処理システム（ＶＩＰＳ）によって達成される。グ
ラフィックモジュールのコアセットを用いることにより
広範囲のグラフィック処理要件を満足させることができ
る。独立したグラフィックパスを支援する能力を提供す
ることにより追加された各セットのグラフィックパスに
対してＮ倍性能を増大させることができる。また、独立
したグラフィックパスを用いることによりリアルタイム
の応答要件を満すようにシステムの能力を増大させる。
アーキテクチャのモジュール性により必要に応じて容易
に増強を可能とする。

【００１２】ＶＩＰＳアーキテクチャに対するキーは、
多数のフレームバッファからの像を単一のディスプレイ
像に併合する能力である。最終の像は、ピクセルの優先
順位に基づき各ピクセルソースを選択した結果である。
このことにより、グラフィックシステムに、像の形状や
サイズに関係なく像をオーバレイ、アンダーレイ、併合
および隠しを行う能力を付与する。並列パイプラインの
方法は、システム全体の性能を劣化させることなく、ピ
クセル毎に、種々グラフィックパスから発生した多数の
像を併合する能力をＶＩＰＳアーキテクチャに提供す
る。

【００１３】

【実施例】本発明の好適実施例は、産業標準のＶＭＥお
よびＶＳＢバスを利用するコンピュータシステムに組み
込まれる。ＶＭＥおよびＶＳＢバスについて記述するこ
とは本発明の範囲を越えており、それらの更なる情報は
以下の刊行物から得られる。双方共モトローラ（Ｍｏｔ
ｏｒｏｌａ）社から出されている、１９８５年１０月刊
Ｔｈｅ ＶＭＥｂｕｓ Ｓｐｅｃｉｆｉｃａｔｉｏｎ
Ｍａｎｕａｌ、Ｒｅｖｉｓｉｏｎ Ｃ．１と、１９８
６年１１刊 ＶＳＢ Ｓｐｅｃｉｆｉｃａｔｉｏｎ Ｍ
ａｎｕａｌ、Ｒｅｖｉｓｉｏｎ Ｃである。ＶＭＥおよ
びＶＳＢの主要な機能は、システム間通信に使用しうる
高速データ転送バスを提供することである。 典型的な
グラフィック処理システムを図１のブロック図に示す。
グラフィックシステム１０は通常、機能ブロック１２，
１４，１６および１８で示される４個の個々のセクショ
ンに分割される。ホストプロセッサ１２は、ブロック１
４，１６，１８および１９を含むディスプレイ生成パス
へグラフィック指令を発するものである。グラフィック
指令がディスプレイ生成パスに発生されるレベルはアプ
リケーションによって決まる。発せられたフラフィック
指令は、例えばＧＫＳ、ＰＨＩＧＳあるいは基本グラフ
ィックプリミティブのような通常知られている高次のデ
ィスプレイ言語の形で存在しうる。ホストプロセッサ１
２は本システムの全体のグラフィックフローを制御す
る。ローディングおよびシステム要件に応じて、単一の
ホストプロセッサ１２が多数のアプリケーションに対処
するか、あるいは単一のアプリケーションを各々が扱う
ようにして多数のホストプロセッサが存在しうる。好適
実施例においては、ラドストンテクノロジー社（Ｒａｄ
ｓｔｏｎｅ Ｔｅｃｈｎｏｌｏｇｉｅｓ）から市販され
ているＣＰＵ−３Ａプロセッサである。

【００１４】ディスプレイインタフェースプロセッサ１
４は、ホストプロセッサ１２とディスプレイ生成パスと
の間のインタフェースを行う役割を果す。また、ディス
プレイ生成パスにおける１つ以上のアプリケーションの
ための指令も扱いうる。ディスプレイインタフェースプ
ロセッサ１４はホストプロセッサ１２からのグラフィッ
ク指令を解釈する。これらの指令に応答して、汎用並び
に像を指向した計算の双方を実行する。これらの計算か
ら、ディスプレイインタフェースプロセッサ１４はディ
スプレイメモリ１６においてグラフィック像を更新して
操作する。また、スクリーンを再生状態に保つようビデ
オ同期信号を発生させたり、受け取ることができる。

【００１５】ディスプレイメモリ１６は、ディスプレイ
モニタ１９に表示すべきグラフィック像の各ピクセルに
対する値を保持する。保持される各値の範囲はディスプ
レイメモリ１６の深さ「Ｚ」によって決まる。深さＺは
グラフィックシステムの間で変わりうる。ディスプレイ
メモリの深さは、ディスプレイメモリが支援するビット
プレーンの数である。各ビットプレーンは最小としてデ
ィスプレイモニタ１９のＸ，Ｙビットディメンションを
有する。ビットプレーンにおける各ビットは、ディスプ
レイモニタに表示された像のある部分を含む。各ピクセ
ルの値は、ディスプレイメモリ１６のＺディメンション
に沿って記憶される。特定のＸ，Ｙピクセル値にアクセ
スするためには、ビットプレーンの全ては並列にアクセ
スされ、各プレーンにおいて対応するＸ，Ｙビット値を
取得するか、あるいは修正する。図２はディスプレイメ
モリ１６の概略図である。この例においては、Ｘ方向に
Ｘ個のピクセルがあり、Ｙ方向にはＹ個のピクセルがあ
り、Ｚはディスプレイメモリのビットプレーンの数、即
ち深さを表わす。

【００１６】再び図１を参照すれば、デジタル／アナロ
グ変換器（ＤＡＣ）１８はディスプレイメモリ１６から
デジタル出力を取得し、これらのデジタル入力を、ディ
スプレイモニタ１９を駆動する赤、緑及び青色のアナロ
グ信号に変換するロジックから構成されている。ＤＡＣ
１８はまた、本システム用のビデオタイミングを駆動し
うる。

【００１７】ビデオ挿入処理システムの基本構成を図３
に示す。ホストプロセッサ１２はディスプレイ生成パス
において１個以上のディスプレイインタフェースプロセ
ッサ１４にグラフィック指令を発する。ディスプレイ生
成パスに対するインタフェースはＶＳＢバス３０２上に
あり、ＶＳＢバス３０２はホストプロセッサ１２とディ
スプレイ生成パスとの間でプライベートバスを提供す
る。このバスにおいて発生したトラフィックはＶＭＥバ
ス３０４上のバストラフィックに影響を与えないし、あ
るいは該バストラフィックにより影響されない。ＶＳＢ
バス３０２は各ＶＳＢバス上で多数のマスタを許容す
る。ＶＩＰＳにおいて、ホストプロセッサ１２の性能は
より高性能のモジュールに代えるか、あるいは追加のプ
ロセッサを並列に付加するかのいずれかにより増大させ
ることができる。

【００１８】前述のように、ディスプレイインタフェー
スプロセッサ１４は本システムにプログラム可能のグラ
フィックエンジンを提供する。それは、ＶＳＢバス３０
２を介してホストプロセッサから指令を受け取る。ディ
スプレイインタフェースプロセッサ（ＤＩＰ）１４はこ
れらのホスト指令を解釈し、実行し、そして応答する。
これらの指令からＤＩＰ １４は、そのディスプレイメ
モリに保持されたデジタル像を更新しかつ操作する。シ
ステムの要件に応じてシステムに多数のＤＩＰモジュー
ル１４が介在しうる。ＤＩＰ構成も多数のディスプレイ
メモリを支援する。ＤＩＰ １４はディスプレイメモリ
中の像を更新しかつ操作することの他に、デジタル／ア
ナログ変換器１８によって生成されるシステムビデオタ
イミングに基づき外部のビデオ同期化を保つ。

【００１９】フレーム挿入バッファ（ＦＩＢ）モジュー
ル３１０はＶＩＰＳのディスプレイ生成パスに対するデ
ィスプレイメモリ１６として機能する。あるシステムに
おけるＦＩＢモジュール３１０の数はアプリケーション
の要件と、各ＦＩＢモジュール３１０に提供されるメモ
リの量とによって変わる。ＦＩＢ ３１０に対する最小
の要件はディスプレイモニタ１９（図１）において各ピ
クセルに対する値を発生させることである。

【００２０】ＦＩＢ ３１０は２つのインタフェースを
提供する。第１のインタフェースは、ＤＩＰ １４から
のアクセスを支援し、ＦＩＢ ３１０にアクセスするた
めのＤＩＰモジュールのためのパスを提供する。第２の
インタフェースは、ＤＡＣ１８を介してディスプレイモ
ニタ１９のスクリーンのリフレッシュを支援するために
使用される。

【００２１】デジタル／アナログ変換器１８はシステム
全体に対するビデオタイミングを発生させる。スクリー
ンのリフレッシュの間に使用される情報を上記タイミン
グから発生させることに係わるディスプレイ生成パスの
全ての要素は同期化された状態に保たれる。スクリーン
のリフレッシュの間、ＤＡＣ １８は、表示すべき像を
表わすデジタルピクセルデータのストリームを受け取
る。デジタルピクセルデータのストリームは、本システ
ムにおいてＦＩＢの全てを組み合わせた結果のものであ
る。受け取られた各ピクセルはある数のビットの深さと
なる。この値は、ディスプレイモニタのための赤、緑お
よび青色のアナログ信号を発生させるために使用される
３種類の強度レベルに変換する必要がある。このこと
は、基本的には３個のランダムアクセスメモリ（ＲＡ
Ｍ）である色ルックアップテーブル即ちＣＬＴにピクセ
ル値を通すことにより実行される。３個のＲＡＭの各々
は赤、緑あるいは青のアナログ信号の各々に専用とされ
ている。強度レベル変換の後、これらの値はアナログ信
号を発生させるためにＤＡＣによって使用される。ＤＡ
Ｃ１８はＶＭＥバス３０４を介して通信され、そのため
いずれのホストプロセッサ１２によってもアクセス可能
である。

【００２２】多くのアプリケーションにおいて、フリッ
カを排除するために二重バッファリングが必要とされ
る。フリッカは、モニタにおいて表示されつつある像内
で多数のピクセル値が動く場合に発生しうる。モニタに
おける像の瞬間的な変化をシミュレーションするために
二重バッファリングが使用される。例えば、図４のＦＩ
Ｂ＃１ ４００に現在マップ像が存在し、モニタに表示
されつつあるものと想定する。マップ像はモニタのスク
リーンの全寸法を使用し、ＦＩＢ ４００の全深さを必
要とする。次に、ホストプロセッサ１２が、マップを新
しい位置までスクロールさせる指令を発生する。大量の
データのため、もしＦＩＢ＃１ ４００内の像を修正す
るためにＤＩＰ １４が試めされたとすれば、モニタ上
の像は多分フリッカするように見えるであろう。しかし
ながら、もしＤＩＰ １４がまずＦＩＢ＃２ ４０２に
おいて新しいマップ像を構築し、次にＦＩＢ＃１ ４０
０からのモニタ入力をＦＩＢ＃２ ４０２に切り換える
とすれば、モニタの更新は瞬間的なもののように見え
る。このことは、ディスプレイ生成パスが像を発生させ
るために、ＤＡＣ １８が用いるＦＩＢを選択できるこ
とを要する。

【００２３】もし、例えば、マップ像の上に目標の情報
を表示する必要があり、かつマップ像がＦＩＢの全深さ
を要するとすれば、図５に示すように目標の情報を保持
するために別のＦＩＢモジュール４０４が必要とされ
る。スクリーンをリフレッシュするとき、システムは、
単一の像を発生させるために活動状態のマップ像と目標
情報とを選択する必要がある。マップ像間の選択がＦＩ
Ｂベースで実行される一方、目標の像とマップ像との間
の選択はピクセル毎のベースで実行する必要がある。目
標位置は連続的に更新／移動させることができるので、
マップ像あるいは目標像の間のピクセル選択はスクリー
ンのリフレッシュサイクルの間に必然的に発生せねばな
らない。もしＦＩＢ＃３ ４０４におけるピクセルが零
に等しいとすれば、マップ像における対応するピクセル
を表示する必要がある。もしＦＩＢ＃３におけるピクセ
ルが零に等しくないとすれば、目標の像からのピクセル
を表示する必要がある。前述のように、このアプリケー
ションは、併合がマップ像に対するフレームバッファ選
択と、目標の情報を含むピクセル毎の併合との双方を実
行することを要する。

【００２４】像を併合する過程を以下説明する。あるア
プリケーションにおいては、単一のＦＩＢが非破壊的に
希望する像を支持するに十分なビットプレーンを提供す
ることができない。このようなことが起ると、像はピク
セル毎に決定する必要がある。先の例においては、目標
の情報を備えた１個のＦＩＢバッファが、マップ像を含
む他のＦＩＢに常に重なった。像をオーバラップさせた
り、アンダーレイさせたりすることは、２個のＦＩＢ出
力の併合の間のピクセルの選択がピクセル毎のベースで
実行されることを要する。

【００２５】さらに、ピクセル選択のためのベースは、
もしピクセルの値が前述した単純なオーバレイの例のよ
うに零に等しいとすればチェッキングを越えて拡張する
必要がある。これをアドレス指定する一方法は像におけ
る各ピクセル値に優先順位を割り当てることである。そ
うすればディスプレイモニタにいずれのピクセルを表示
するか決定するために優先順位の値が使用される。優先
順位の値を割り当てるアルゴリズムは、特定のアプリケ
ーションと、ＦＩＢモジュールの設計とによって決ま
る。

【００２６】図６に示すように、各ＦＩＢモジュール８
０３はフレームバッファ８０４、ローカル像バッファ８
０５、ピクセル併合バッファ８０６、優先順位割り当て
バッファ８０７、ピクセル出力インタフェース８００お
よびピクセル入力インタフェース８０２とを含む。併合
シーケンスの間、各々のローカル像に対する特定の
（Ｘ，Ｙ）位置に対する各ピクセルの優先順位が比較さ
れる。特定の（Ｘ，Ｙ）位置に対して、優先順位の値の
最も高い値を有するピクセルが、優先順位のより低いピ
クセルの全ての上に重なり、ディスプレイモニタに表示
される。もし、２つの異なるローカル像８０５における
同じ（Ｘ，Ｙ）位置の２個のピクセルが同じ優先順位を
有しているとすれば、ＤＡＣにより近いＦＩＢモジュー
ルに含まれたローカル像が表示される。

【００２７】前述のように、ある点において、多数のＦ
ＩＢモジュールからのローカル像は併合する必要があ
る。ＦＩＢモジュールの数が増加するにつれて、併合が
より複雑となる。単一の点において８ ＦＩＢシステム
を併合するＩ／Ｏとロジックの量は問題である。ＶＩＰ
Ｓアーキテクチャはローカル像を相互に併合するための
独自の方法を提供する。ＶＩＰＳは併合をＦＩＢモジュ
ールの各々に分配する。各ＦＩＢモジュールにおいて、
ＦＩＢは、そのローカル像８０５と、ピクセル入力イン
タフェース８０２からの送入されてくる外部の像との間
の併合を実行する。送入されてくる外部の像は、高さ、
幅および深さにおいてローカル像と均等である。また、
ローカル像と類似の各ピクセルに優先順位を割り当て
る。ＦＩＢは、アプリケーション依存型のアルゴリズム
によって、送入されてくる外部像のピクセル（Ｘ，Ｙ）
の優先順位をローカル像８０５からのピクセル（Ｘ，
Ｙ）の優先順位を比較する。選択されたピクセルの組合
わせと、関連の優先順位とを組み合わせて、ローカル像
の高さ、幅および深さと等しい、外へ出ていく外部像を
発生させる。外部像はピクセル併合バッファ８０６に記
憶される。

【００２８】ＶＩＰＳ併合シーケンスを図７を参照して
以下説明する。スクリーンリフレッシュの始まりにおい
て、最も高いＩＤを有するＦＩＢ ９００はそのローカ
ル像からシフトし始める。このローカル像は、その送入
されてくる外部像が使用禁止とされるので、それが次の
ＦＩＢ ９０２まで通されるとき、そのまま完全な状態
に留まる。ＦＩＢ ９０２は、そのローカル像を、ＦＩ
Ｂ ９００から送入されてくる外部像と併合する。ピク
セルデータ、即ち、ローカル像をＦＩＢ ９００からＦ
ＩＢ ９０２まで転送するために２つのクロックサイク
ルを要する。もしＦＩＢ ９００とＦＩＢ ９０２とが
同時にピクセルデータをシフトし始めるとすれば、ＦＩ
Ｂ ９００のピクセル（Ｘ，Ｙ＋２）がＦＩＢ ９０２
のピクセル（Ｘ，Ｙ）と比較される。比較を行うために
各ＦＩＢにおいて発生する２つのクロックサイクルの遅
延により、各ＦＩＢは多数のクロックサイクルによりそ
のローカルの像生成を遅延させる必要がある。８ ＦＩ
Ｂシステムに対して、遅延は（７−ＦＩＢ ＩＤ）×２
に等しい。この遅延を実行することにより、各ＦＩはそ
のローカル像のピクセル（Ｘ，Ｙ）を送入されてくる外
部像のピクセル（Ｘ，Ｙ）と併合する。

【００２９】可能な一併合方法の例として、ウィンドウ
像＃２の上に重なるウィンドウ像＃１と関連した全ての
ピクセルは最高の優先順位が割り当てられる。もしウィ
ンドウ像＃２が次にウィンドウ像＃１の上に重なるよう
にしたい場合、ウィンドウ像＃２の優先順位が増大し、
ウィンドウ＃１の優先順位が低下する。スクリーンのリ
フレッシュの間、ウィンドウ像＃２からのピクセルはウ
ィンドウ像＃１からのピクセル上で選択される。これら
の全ての像においてバックグラウンドの、即ち、未使用
のピクセルも優先順位レベルを割り当てる必要がある。
これらのピクセルは、オーバレイ・スキーマにおいて最
低の優先順位を割り当てるべきである。このため２個の
ウィンドウの活動状態のピクセルの全てを表示すること
ができる。

【００３０】もし、ある特定の用途に対して像を隠すべ
き場合、像の優先順位は別のＦＩＢモジュールのバック
グラウンド像の優先順位の下方まで低下しうる。このた
め、別のＦＩＢモジュールのバックグラウンド像が像の
上に重ねられることにより像を隠すことができる。

【００３１】前述の併合技術を用いた結果のスクリーン
リフレッシュは優先順位のスキーマに基づきピクセル毎
のＦＩＢモジュールの出力の併合から構成される。ＦＩ
Ｂの各ピクセルに優先順位の値を割り当てることによ
り、併合によっては、いずれのＦＩＢに像が位置してい
るかには関係なく像を他の像の上に重ねたり、下に重ね
たりできるようにする。個々のピクセルの各々に優先順
位を割り当てることにより、像は単一のカーソルあるい
は線と見なすことができ、あるいはフレームバッファ全
体となりうる。

【００３２】ＶＩＰＳアーキテクチャの多くのシステム
的局面は極めてアプリケーション依存型である。ＦＩＢ
の量、必要な優先順位のレベルの数および、各ＦＩＢで
使用されるディスプレイメモリの量も然りである。いず
れかのＦＩＢに含まれるディスプレイメモリの量は制限
されない。しかしながら、ＦＩＢは、高さ、幅およびピ
クセルの深さにおけるシステムのスクリーン解像度パレ
メータを支援するローカル像を作りうるものでなければ
ならない。ローカル像は実際には、スクリーンのリフレ
ッシュの間に生成されるデジタルピクセルビットのスト
リームである。ピクセルデータはＭ本のライン（Ｍはデ
ィスプレイモニタ上の可視ラインの数）におけるフレー
ムバッファからシフトされる。各ラインは、Ｎ個の列
（Ｎはディスプレイモニタ上の可視列の数）から構成さ
れる。ピクセル値はディスプレイモニタ上の全てのＭ×
Ｎ個のピクセル位置に対して発生させる必要がある。こ
のピクセルビットストリーム即ちローカル像は、そのよ
うに称されるように、殆んどのグラフィックシステムに
おいて直接ＲＡＭＤＡＣあるいはＤ／Ａ変換器まで進行
するものである。

【００３３】単一のＦＩＢ構成においては、送出される
外部像はＤ／Ａ変換のため直接ＤＡＣモジュール１８ま
で進む。送入されてくる外部像は零とされるか、使用禁
止とされる。従って、ローカル像全体はディスプレイの
ためＤＡＣモジュールへ通される。もし追加のＦＩＢ
７８０が図６に示すようにシステムに追加されるとすれ
ば、その送出される外部像７８２は元のＦＩＢ８０３の
送入されてくる外部像８０２上に送り込まれる。追加の
ＦＩＢが追加されるとすれば、それらは同じ要領で接続
される。ＦＩＢのローカル像８０５を送入されてくる外
部像と併合させて、その結果の併合された像を出力して
ＤＡＣあるいは別のＦＩＢモジュールまで通すに必要な
ハードウェアをＦＩＢ自体は提供する。優先順位を適正
に使用することにより、ＦＩＢの位置は本システムのオ
ーバレイ／アンダーレイ・スキーマにおけるローカル像
の位置を制限しない。

【００３４】ＤＡＣは、ローカル像の発生時、即ちピク
セルデータのシフトを制限するので、本システムにおけ
るＦＩＢの最大数を知っていなければならない。もしＤ
ＡＣがクロックサイクルＴにおいてローカル像の受取り
を開始する必要があるとすれば、ＭＡＸが本システムに
おけるＦＩＢの最大＃であるクロックサイクルＴ−（２
ＭＡＸ＋２）においてローカル像を発生させることをリ
クエストする必要がある。このため、ローカル像がＦＩ
Ｂモジュールの各々を通して流れるに十分な時間を許容
する。ＶＩＰＳシステムが適正に性能を発揮できるよう
にするために、本システムにおけるＦＩＢの可能最大数
を母集団として持っておく（ｐｏｐｕｌａｔｅ）必要が
ある。しかしながら、ＦＩＢのＩＤは最小数から開始し
て上へ進む必要がある。例えば、あるシステムに対して
定義されたＦＩＢの最大数が８で、ＦＩＢの母集団数
（ｐｏｐｕｌａｔｅｄ ｎｕｍｂｅｒ）が６であるとす
れば、集団化されたＦＩＢは０から５までの範囲である
べきである。ＦＩＢのＩＤはまた連続的であって、セグ
メントに分けることはできない。この特徴によって、全
ての追加あるいは削除をチェインの終りにおいて発生さ
せるようにして該チェインからＦＩＢを追加あるいは削
除させることができる。

【００３５】ＤＡＣおよび全てのＦＩＢの少なくとも一
部は同期状態に留まる必要がある。ＤＡＣと同期を保つ
必要のあるＦＩＢの部分は、ローカル像を発生させ、該
ローカル像を送入されてくる外部像と併合させるロジッ
クである。しかしながら、ＦＩＢのフレームバッファを
更新しかつ修正するＤＩＰがＤＡＣとの同期状態に留ま
る必要はない。フレームバッファに対するこれらの非同
期性要件を支援するために、ＶＲＡＭを用いてフレーム
バッファを実施する。ＶＲＡＭは複式ポートのデバイス
と考えうる。それは、ＤＲＡＭインタフェースとシリア
ルデータレジスタインタフェースとから構成されてい
る。ＶＲＡＭは、ＤＲＡＭにおけるいずれかの行からシ
リアルデータレジスタへ、あるいはそこからＤＲＡＭに
おけるいずれかの行へデータの転送を可能とする。一旦
データがシリアルデータレジスタに転送されてしまう
と、ＤＲＡＭインタフェースとシリアルデータレジスタ
インタフェースの双方は、同時に、かつ相互に非同期的
にアクセス可能である。このため、ローカル像生成ロジ
ックがシリアルデータレジスタインタフェースをアクセ
スすると同時にＤＩＰモジュールがＤＲＡＭインタフェ
ースにアクセスできるようにする。

【００３６】ＤＩＰプロセッサは、ＤＡＣとの同期状態
に留まる必要のないものの、適宜なときにシリアルデー
タレジスタへのＤＲＡＭの転送を開始させる役割をもっ
ている。これらの転送を適宜に実行できるようにするた
めに、ＤＩＰのグラフィックプロセッサは、ディスプレ
イであるＣＲＴのタイミングに基づいているＨＳＹＮ
Ｃ、ＶＳＹＮＣおよびビデオクロック信号をモニタする
必要がある。ＦＩＢモジュールはＤＡＣモジュールから
これらの信号を受け取る。ＦＩＢは、前述のようにＦＩ
ＢモジュールのＩＤに基づき多数のクロックサイクル分
これらの信号を遅延させ、それらをＤＩＰモジュールま
で通す。

【００３７】ＤＡＣモジュールまで通される最終の結果
の像は、各ＦＩＢモジュールからの全てのローカル像が
組み合わされたものである。この最終の像において定義
されたこれらのピクセルの値は、ディスプレイモニタま
で通されるＲＧＢビデオ信号を発生させるために用いら
れる。従って、ローカル像を発生させる場合、全てのＦ
ＩＢモジュールは、デジタルピクセル値をアナログ信号
に変換するために同じ色テーブルを使用する必要があ
る。換言すれば、もしＦＩＢ＃１とＦＩＢ＃２とが赤色
を表示したい場合、ローカル像におけるピクセル値は双
方のＦＩＢに対して同じ値であるべきである。多くの今
日市販されているＤ／Ａ変換器において、赤、青および
緑のアナログ信号に対してピクセル値を個々の色強度に
変換するための色ルップアップテーブル（ＣＬＴ）が存
在している。このことによって、最終の像のピクセルの
値と、ディスプレイモニタで見た実際の色との間の単一
の変換を可能とする。８ビット深さのピクセルに基づい
てローカル像を生成させるシステムは２５６の独自の色
を提供する。この８ビットの値はＲＡＭＤＡＣを通され
ると、３個の個々のＣＬＴを介して３個の８ビット値に
変換される。これらの３個の８ビット値は３個のＤ／Ａ
変換器を駆動して、赤、緑および青色のアナログ信号を
発生させる。

【００３８】ＦＩＢがそのフレームバッファにおいて８
ビットのプレーンを含み、カーソルに対して１ビットの
プレーンが使用され、データに対して他の７ビットのプ
レーンが使用されるものと想定する。もしあるビットが
カーソル用ビットプレーンにおいて活動状態であるとす
れば、他の７ビットは基本的に「関与しない。」これ
は、２５６の色値の中、８ビットのプレーンにより単に
１２９の色値が発生されるのみということを意味する。
これは、カーソル用ビットプレーンが非活動状態でない
とき、単一の色が他の７ビットプレーンとは独立したも
ので、１２８の色がデータ用であると想定している。こ
のパターンを実際の色値に変換することは、ＲＡＭＤＡ
ＣにおけるＤＡＣにおいて達成されうるが、それは本シ
ステムで利用可能の色を１２９に制限する。もし同じシ
ステムの異なるＦＩＢにおいて、それぞれ４ビットのプ
レーンを用いて２個の像が単一のフレームバッファに保
持され、ＲＡＭＤＡＣを用いてピクセル値を実際の色値
に変換するとすれば、カーソルとデータの像を有するＦ
ＩＢと、均等の４ビットの像を有するＦＩＢとの間での
色変換において対立が生じる。

【００３９】ＣＬＴ法程高価ではないが、それ程柔軟
性、即ち汎用性のない他の方法を使用することも可能で
ある。例えば、７ビットの像と１ビットのカーソルとの
双方を保持しているＦＩＢの場合を想定する。下位７ビ
ットはカーソルの色に影響を与えないので、元の８ビッ
トを通す代りに、固定の８ビットパターンにより所望の
カーソルの色を表わすようにさせることができる。この
ことは、依然としてその特定のＦＩＢが可能な１２９の
色を発生させるよう制限するが、利用可能なシステムの
色の数は２５６のままとすることができる。このため、
この特定のアプリケーションの色変換をＲＡＭＤＡＣか
ら、該アプリケーションを支援しているＦＩＢまで移動
させる。

【００４０】ローカル像における各ピクセルに優先順位
を割り当てるためのローカル像とアルゴリズムとの生成
も極めてアプリケーション依存型である。１つの方法
は、全体のウィンドウ、あるいはフレームバッファにお
ける活動状態の像に単一の優先順位を割り当てることで
ある。フレームバッファのバックグラウンド即ち未使用
部分は異なる優先順位にセットすることができる。基本
的なアルゴリズムは、もしピクセル値が零であるとすれ
ばピクセルにバックグラウンドの優先順位が割り当てら
れることである。もしピクセル値が零でないとすれば、
ピクセルにはフレームバッファの優先順位が割り当てら
れる。このことは、この例においては、単一のＦＩＢか
ら発生したローカル像が優先順位レベルを２つしか有し
ていないことを意味する。ほとんどのアプリケーション
において、これで適当である。

【００４１】グラフィック処理能力と速度とを増大させ
ることが必要な場合、アーキテクチャは第２のディスプ
レイインタフェースプロセッサ６００を用いて図８に示
すように実施することができる。このため、分散処理す
るようにアプリケーションを仕切りうる限り本システム
のグラフィック処理性能を倍にする。また、２個の異な
るＦＩＢ ４００および４０２の併合は優先順位のスキ
ーマによっても扱いうる。

【００４２】前述のアーキテクチャに追加する別のもの
は図９に示すようにデジタル変換に対するＮＴＳＣ（標
準放送ビデオ）であろう。これは特定の目標に可視接触
するために使用しうる。デジタル変換に対するＮＴＳＣ
はリアルタイムの更新要件を満足させるために専用のグ
ラフィック処理パスを必要とする。ビデオ入力７００に
基づくデジタル像は専用のフレームバッファ７０２にお
いてアセンブルされる。デジタル化した像は、本システ
ムにおけるいずれかの他のグラフィック処理に影響する
ことなく、あるいは該グラフィック処理によって影響さ
れることなく連続的に更新されるので、デジタル化した
像を表示するに要する構築時間即ちアセンブル時間が存
在しない。デジタル化した像は、その割り当てられた優
先順位に応じて瞬間的に現われたり消えたりする。

【００４３】シミュレーション環境において、２５６の
レベルをＺディメンションにおいて保持することが望ま
しい。例えば、タンクが森をゆっくりと通過するように
見えるようにする。森即ち風景は、該風景の各像がその
深さ位置に応じて異なる優先順位を有するようにして一
つのフレームバッファに現われる。タンクの像は別のフ
レームバッファに保持しうる。タンクの像は、その相対
深さ場所に応じてその優先順位を変える。このことは、
風景の像を保持しているＦＩＢが、０から２５５までの
範囲のピクセル優先順位を有するローカル像を発生させ
うることを意味する。前述の二方法は２つの極端な例と
見なしうる。また、ＶＩＰの柔軟性の利点を利用しうる
数種の中間のケースがある。

【００４４】ＦＩＢモジュールによって支援される別の
特徴はパススルーモードである。これによりＦＩＢモジ
ュールが、そのローカル像が送入されてくる外部の像と
併合されないようにしうる。送入されてくる外部像は修
正されることなくＦＩＢモジュールを通過する。この別
の特徴は二重バッファリング時は極めて有用である。こ
の特徴を用いることにより、本システムに必要とされる
優先順位のレベル数に対する要件を低下させる。また、
フレームバッファにおいてグラフィックプロセッサが像
を構築している間像を隠すことができるようにする。像
が完成した後、像は一旦パススルーモードが使用禁止と
されるとディスプレイモニタに瞬間的に現われるように
することができる。

【００４５】ＶＩＰＳが提供する別の利点は、時にはト
ランスペアレントハードコピイ（ＴＨＣ）と称されるデ
ィスプレイ生成パスの状態に影響を与えることなく、表
示された像のあるものあるいは全てを記憶する方法であ
る。ＴＨＣモジュールはＤＡＣ １８と同じデジタルピ
クセルデータのストリームを受け取る。このデジタルデ
ータのストリームは、システムモニタに表示される実際
の像を表わす。スクリーンがリフレッシュされると、Ｔ
ＨＣは後でホストプロセッサが読み取るようにピクセル
データをメモリに順次記憶させることができる。ＤＡＣ
ＣＬＴにおいて実行されたいずれかの変換を補償する
ために、ＣＬＴをＴＨＣに追加することにより、データ
をＴＨＣのＲＡＭに記憶している間に使用できるように
しうる。ＴＨＣは再び使用可能となるまで、単一のフレ
ームを捕捉しかつ保持するための使用可能信号をＴＨＣ
は有する。次に、ホストプロセッサは、ＶＭＥバス上で
ＴＨＣモジュールにアクセスし像を読み取ることができ
る。ハードコピイに対してデジタル技術を用いることに
よりエラーの可能性を低減させる。

【００４６】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるように効果を奏する。即
ち、グラフィック処理に対してモジュール式で並列的方
法、即ちグラフィックモジュールのコアセットを用いる
ことにより広範囲のグラフィック処理要件を満足させる
ことができる。独立したグラフィックパスを支援する能
力を提供することにより追加された各セットのグラフィ
ックパスに対してＮ倍性能を増大させることができる。
また、独立したグラフィックパスを用いることによりリ
アルタイムの応答要件を満すようにシステムの能力を増
大させることができる。アーキテクチャのモジュール性
により必要に応じて容易に増強を可能にする。

【００４７】また、最終の像は、ピクセルの優先順位に
基づき各ピクセルソースを選択した結果であり、このこ
とにより、グラフィックシステムにおいて、像の形状や
サイズに関係なく像をオーバレイ、アンダーレイ、併合
および隠しを行うことが可能となる。並列パイプライン
の方法は、システム全体の性能を劣化させることなく、
ピクセル毎に、種々グラフィックパスから発生した多数
の像を併合することを可能とする。

【図面の簡単な説明】

【図１】典型的なグラフィックディスプレイシステムの
ブロック図。

【図２】ディスプレイメモリの概略図。

【図３】基本的なビデオ挿入処理システムのブロック
図。

【図４】二重バッファＶＩＰＳの実施ブロック図。

【図５】オーバレイを備えた二重バッファＶＩＰＳの実
施のブロック図。

【図６】フレーム挿入バッファのブロック図。

【図７】併合過程の間の像データの流れを示すブロック
図。

【図８】二重ＤＩＰの実施のブロック図。

【図９】ＮＴＳＣビデオ処理を含むＶＩＰＳのブロック
図。

【符号の説明】

１２ ホストプロ
セッサ １４，６００ ディスプレ
イインタフェースプロセッサ １６ ディスプレ
イメモリ １８ デジタル／
アナログ変換器 １９ ディスプレ
イモニタ ３０２，３０４ バス ３１０，４００，４０２，４０４，７０２ フレーム挿
入バッファ（ＦＩＢ） ３１２，３１４ インターフ
ェース

Claims (8)

【特許請求の範囲】
1. 【請求項１】 多数のグラフィックアプリケーションを
   単一のビデオディスプレイに統合するビデオ処理システ
   ムにおいて、 イベントに基づきディスプレイインタフェースプロセッ
   サに制御指令を発するホストプロセッサ手段と、 ビデオ同期化を保つディスプレイインタフェースプロセ
   ッサ手段と、 ビデオ処理システムに対してディスプレイメモリを提供
   し、ピクセル毎に像を併合するフレーム挿入バッファ手
   段と、 表示すべきビデオ像を表わすピクセルのデータをディス
   プレイを駆動するアナログ信号に変換するデジタル／ア
   ナログ変換手段とを備えることを特徴とするビデオ処理
   システム。
2. 【請求項２】 複数のソースからイベントを受け取る複
   数のホストプロセッサ手段をさらに含むことを特徴とす
   る請求項１に記載のシステム。
3. 【請求項３】 複数の像を表わすデータを記憶するため
   の複数のフレーム挿入バッファをさらに含むことを特徴
   とする請求項１に記載のシステム。
4. 【請求項４】 ビデオ同期を保つための複数のディスプ
   レイインタフェースプロセッサ手段をさらに含むことを
   特徴とする請求項１に記載のシステム。
5. 【請求項５】 Ｎ個のフレーム挿入バッファに記憶され
   たＮ個の像を表わすデータを併合する方法において、 それぞれがローカル像を発生させるＮ個のフレーム挿入
   バッファを提供するステップと、 各ローカル像バッファの各ピクセルに１からＮまでの優
   先順位の番号を割り当てるステップと、 Ｎ番目のフレームバッファから（Ｎ−１）番目のフレー
   ムバッファにローカル像データを通すステップと、 Ｎ番目のフレームバッファからのローカル像データの優
   先順位を（Ｎ−１）番目のフレームバッファのローカル
   像データの優先順位とピクセル毎に比較するステップ
   と、 優先順位アルゴリズムに基づき２個のフレームバッファ
   からのローカル像データを併合するステップと、 併合されたデータを次のフレームバッファに配送するス
   テップと、 全てのフレームバッファにおけるデータの全てが併合さ
   れてしまうまで上記の比較、併合および配送するステッ
   プを繰り返すステップとを備えることを特徴とするデー
   タを併合する方法。
6. 【請求項６】 前記比較するステップが、フレームバッ
   ファにおける各行と列における各ピクセルの優先順位を
   ピクセル毎に比較することを含むことを特徴とする請求
   項５に記載の方法。
7. 【請求項７】 広範囲のマルチメディアソースから入力
   したグラフィックデータを受け取り、複数の像を表示の
   ために該データを併合するシステムにおいて、 少なくとも１つのホストプロセッサと、 グラフィック処理を実行するディスプレイインタフェー
   スプロセッサであって、前記ホストプロセッサとバスを
   介して通信する少くとも１つのディスプレイインタフェ
   ースプロセッサと、 グラフィック像のピクセル毎の表示を記憶する複数のフ
   レーム挿入バッファであって、該バッファ内のピクセル
   の各々は優先順位の番号が割り当てられている複数のフ
   レーム挿入バッファと、 前記バッファに割り当てられた優先順位のレベルに基づ
   き前記フレーム挿入バッファ内のデータを併合する手段
   と、 併合された結果のデジタルデータをアナログ信号に変換
   する手段と、 アナログ信号を、表示される像に変換する表示手段とを
   備えることを特徴とする像を併合するシステム。
8. 【請求項８】 前記フレーム挿入バッファの各々がロー
   カル像バッファを含むことを特徴とする請求項７に記載
   のシステム。