JPH0522258B2 - - Google Patents
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- JPH0522258B2 JPH0522258B2 JP58055516A JP5551683A JPH0522258B2 JP H0522258 B2 JPH0522258 B2 JP H0522258B2 JP 58055516 A JP58055516 A JP 58055516A JP 5551683 A JP5551683 A JP 5551683A JP H0522258 B2 JPH0522258 B2 JP H0522258B2
- Authority
- JP
- Japan
- Prior art keywords
- microinstruction
- store
- address
- stop
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 22
- 230000010365 information processing Effects 0.000 claims description 11
- 230000006870 function Effects 0.000 description 30
- 238000010586 diagram Methods 0.000 description 15
- 230000000694 effects Effects 0.000 description 2
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/28—Error detection; Error correction; Monitoring by checking the correct order of processing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、マイクロプログラミング方式を用い
た情報処理装置において、エンジニア・コンソー
ル機能のストア・アドレス・ストツプ機能を有効
にする場合のみ、ストア系の機械語命令に対応す
るマイクロ命令列にステツプを追加して動作さ
せ、通常のモードでは、追加したステツプを除去
するようにした情報処理装置に関するものであ
る。
た情報処理装置において、エンジニア・コンソー
ル機能のストア・アドレス・ストツプ機能を有効
にする場合のみ、ストア系の機械語命令に対応す
るマイクロ命令列にステツプを追加して動作さ
せ、通常のモードでは、追加したステツプを除去
するようにした情報処理装置に関するものであ
る。
〔従来技術と問題点〕
第１図は従来のストア・アドレス・ストツプ機
能を実現するためのステツプ構成例を示す図であ
る。
能を実現するためのステツプ構成例を示す図であ
る。
情報処理装置において、ソフトのプログラムの
開発の上で、エンジニア・コンソール機能が必要
不可欠である。このエンジニア・コンソール機能
として、例えば、１命令または複数命令毎にスト
ツプ・モードになるステツプ機能や、命令の或る
アドレスでストツプ・モードになるアドレス・ス
トツプ機能などがある。アドレス・ストツプ機能
には、主記憶上の或るアドレスの内容をフエツチ
した時にストツプ状態にするフエツチ・アドレ
ス・ストツプと、主記憶上の或るアドレスに情報
を書き込んだ時にストツプ状態にするストア・ア
ドレス・ストツプがある。そのうち、後者のスト
ア・アドレス・ストツプは、情報を書き終えてか
らストア・アドレス・ストツプ事象の判定が行わ
れるので、マイクロプログラミング方式の情報処
理装置においては、ストア・アドレス・ストツプ
があつたか否かを判定するためには、ストア完了
時点で要因がセツトされ、判定は少なくとも１ス
テツプ後になる。そのため、従来は、第１図に示
すように、ライト（WRITE）を出してからの
アドレス・ストツプ信号がオンになるまで、と
の時間かせぎのステツプが必要であつた。この
ように、エンジニア・コンソール機能を有効にす
るためには、，の時間かせぎのステツプが必
要であるが、通常モードではの時間稼ぎのステ
ツプが余分なものになつてしまう。
開発の上で、エンジニア・コンソール機能が必要
不可欠である。このエンジニア・コンソール機能
として、例えば、１命令または複数命令毎にスト
ツプ・モードになるステツプ機能や、命令の或る
アドレスでストツプ・モードになるアドレス・ス
トツプ機能などがある。アドレス・ストツプ機能
には、主記憶上の或るアドレスの内容をフエツチ
した時にストツプ状態にするフエツチ・アドレ
ス・ストツプと、主記憶上の或るアドレスに情報
を書き込んだ時にストツプ状態にするストア・ア
ドレス・ストツプがある。そのうち、後者のスト
ア・アドレス・ストツプは、情報を書き終えてか
らストア・アドレス・ストツプ事象の判定が行わ
れるので、マイクロプログラミング方式の情報処
理装置においては、ストア・アドレス・ストツプ
があつたか否かを判定するためには、ストア完了
時点で要因がセツトされ、判定は少なくとも１ス
テツプ後になる。そのため、従来は、第１図に示
すように、ライト（WRITE）を出してからの
アドレス・ストツプ信号がオンになるまで、と
の時間かせぎのステツプが必要であつた。この
ように、エンジニア・コンソール機能を有効にす
るためには、，の時間かせぎのステツプが必
要であるが、通常モードではの時間稼ぎのステ
ツプが余分なものになつてしまう。
本発明は、上記の考察に基づくものであつて、
ストア・アドレス・ストツプ時にはストア系の機
械語命令に対応するマイクロ命令列に時間かせぎ
のステツプを追加し、通常モード時には追加した
ステツプを削除するようになつた情報処理装置を
提供することを目的としている。
ストア・アドレス・ストツプ時にはストア系の機
械語命令に対応するマイクロ命令列に時間かせぎ
のステツプを追加し、通常モード時には追加した
ステツプを削除するようになつた情報処理装置を
提供することを目的としている。
そしてそのため、本発明の情報処理装置は、
命令実行をマイクロプログラム方式で実行する
中央処理装置と、 メモリと、 ストア・アドレス・ストツプが指示されたと
き、メモリ・アドレスと設定アドレスが一致し且
つメモリにデ−タが書き込まれたことを条件とし
て、アドレス・ストツプの割込みを中央処理装置
にかけるストア・アドレス・ストツプ割込み発生
手段と、 補助プロセツサと を具備し、 メモリにデ−タを書き込むストア系の機械語命
令に対応するマイクロ命令列が、メモリにライト
指示を与えるためのマイクロ命令と、これに続く
時間かせぎのマイクロ命令と、これに続く割込み
チエツクのためのマイクロ命令を持ち、 上記補助プロセツサは、ストア・アドレス・ス
トツプが指示されたときには、上記ストア系の機
械語命令に対応するマイクロ命令列が、メモリに
ライト指示を与えるためのマイクロ命令と、これ
に続くＮ個の時間かせぎのマイクロ命令と、これ
に続く割込みチエツクを行うマイクロ命令を持つ
ように、当該マイクロ命令列を変更し、 ストア・アドレス・ストツプが解除されたとき
には、上記ストア系の機械語命令に対応するマイ
クロ命令列が、メモリにライト指示を与えるため
のマイクロ命令と、これに続くＭ個（但し、Ｍ＜
Ｎ）の時間かせぎのマイクロ命令と、これに続く
割込みチエツクを行うマイクロ命令を持つように
当該マイクロ命令列を変更するように構成されて
いる ことを特徴とするものである。
中央処理装置と、 メモリと、 ストア・アドレス・ストツプが指示されたと
き、メモリ・アドレスと設定アドレスが一致し且
つメモリにデ−タが書き込まれたことを条件とし
て、アドレス・ストツプの割込みを中央処理装置
にかけるストア・アドレス・ストツプ割込み発生
手段と、 補助プロセツサと を具備し、 メモリにデ−タを書き込むストア系の機械語命
令に対応するマイクロ命令列が、メモリにライト
指示を与えるためのマイクロ命令と、これに続く
時間かせぎのマイクロ命令と、これに続く割込み
チエツクのためのマイクロ命令を持ち、 上記補助プロセツサは、ストア・アドレス・ス
トツプが指示されたときには、上記ストア系の機
械語命令に対応するマイクロ命令列が、メモリに
ライト指示を与えるためのマイクロ命令と、これ
に続くＮ個の時間かせぎのマイクロ命令と、これ
に続く割込みチエツクを行うマイクロ命令を持つ
ように、当該マイクロ命令列を変更し、 ストア・アドレス・ストツプが解除されたとき
には、上記ストア系の機械語命令に対応するマイ
クロ命令列が、メモリにライト指示を与えるため
のマイクロ命令と、これに続くＭ個（但し、Ｍ＜
Ｎ）の時間かせぎのマイクロ命令と、これに続く
割込みチエツクを行うマイクロ命令を持つように
当該マイクロ命令列を変更するように構成されて
いる ことを特徴とするものである。
以下、本発明の実施例を図面を参照しつつ説明
する。
する。
第２図は本発明が適用されるシステム構成の１
実施例を示す図、第３図は本発明が適用された通
常モード時のステツプ構成の１実施例を示す図、
第４図と第５図は本発明の情報処理装置による処
理の流れを説明する図、第６図はストア・アドレ
ス・ストツプ事象の有無を示す信号を生成する回
路の１例を示す図、第７図はCPUと主メモリ間
の信号線を説明する図である。
実施例を示す図、第３図は本発明が適用された通
常モード時のステツプ構成の１実施例を示す図、
第４図と第５図は本発明の情報処理装置による処
理の流れを説明する図、第６図はストア・アドレ
ス・ストツプ事象の有無を示す信号を生成する回
路の１例を示す図、第７図はCPUと主メモリ間
の信号線を説明する図である。
第２図において、１はCPU（中央処理装置）、
２はメモリ、３はデイスク装置、４はエンジニ
ア・コンソール機能付デイスプレイ装置、５はデ
イスプレイ装置をそれぞれ示している。
２はメモリ、３はデイスク装置、４はエンジニ
ア・コンソール機能付デイスプレイ装置、５はデ
イスプレイ装置をそれぞれ示している。
CPU１はマイクロプログラム方式のものであ
り、マイクロプログラムを格納する制御記憶を有
している。システム中にはエンジニア・コンソー
ル機能付デイスプレイ装置４が設けられる。エン
ジニア・コンソールは、通常、マイクロプログラ
ムでその機能をサポートし、システムとしてみた
場合、エンジニア・コンソール起動中は、システ
ムは停止状態にある。エンジニア・コンソール
は、サービス・プロセツサの如きものであり、
CPU１の制御記憶の内容を書き換えることが出
来る。エンジニア・コンソール機能付デイスプレ
イ装置４において、ストア・アドレス・ストツプ
のセツト、リセツトが行われると、本発明の情報
処理装置においては、ストア・アドレス・ストツ
プ機能を有効にする時（セツト）のみ時間かせぎ
を行わせるようにステツプを追加し、ストア・ア
ドレス・ストツプ機能をリセツトする時にそのス
テツプを除去するようにする。即ち、ストア・ア
ドレス・ストツプ機能をセツトし、時間かせぎを
行わせるようにステツプを追加した状態を示した
のが第１図となり、ストア・アドレス・ストツプ
機能をリセツトし、追加ステツプが除去される
と、第３図に示すようになる。従つて、ストア・
アドレス・ストツプを行う時のみ第１図に示すよ
うに、時間かせぎのステツプが追加され、ステツ
プ数が増えるが、通常モードでは、第３図に示す
ように、従来の第１図に示すステツプ数より減
り、処理の高速化を図ることができる。
り、マイクロプログラムを格納する制御記憶を有
している。システム中にはエンジニア・コンソー
ル機能付デイスプレイ装置４が設けられる。エン
ジニア・コンソールは、通常、マイクロプログラ
ムでその機能をサポートし、システムとしてみた
場合、エンジニア・コンソール起動中は、システ
ムは停止状態にある。エンジニア・コンソール
は、サービス・プロセツサの如きものであり、
CPU１の制御記憶の内容を書き換えることが出
来る。エンジニア・コンソール機能付デイスプレ
イ装置４において、ストア・アドレス・ストツプ
のセツト、リセツトが行われると、本発明の情報
処理装置においては、ストア・アドレス・ストツ
プ機能を有効にする時（セツト）のみ時間かせぎ
を行わせるようにステツプを追加し、ストア・ア
ドレス・ストツプ機能をリセツトする時にそのス
テツプを除去するようにする。即ち、ストア・ア
ドレス・ストツプ機能をセツトし、時間かせぎを
行わせるようにステツプを追加した状態を示した
のが第１図となり、ストア・アドレス・ストツプ
機能をリセツトし、追加ステツプが除去される
と、第３図に示すようになる。従つて、ストア・
アドレス・ストツプを行う時のみ第１図に示すよ
うに、時間かせぎのステツプが追加され、ステツ
プ数が増えるが、通常モードでは、第３図に示す
ように、従来の第１図に示すステツプ数より減
り、処理の高速化を図ることができる。
次に、本発明の情報処理装置により、ストア・
アドレス・ストツプ指示の内容に従つてステツプ
の追加、除去を行う処理の流れを第４図と第５図
を参照しつつ説明する。なお、第４図の処理は中
央処理装置１で行われ、第５図の処理はエンジニ
ア・コンソール機能付デイスプレイ装置４のプロ
セツサで行われる。
アドレス・ストツプ指示の内容に従つてステツプ
の追加、除去を行う処理の流れを第４図と第５図
を参照しつつ説明する。なお、第４図の処理は中
央処理装置１で行われ、第５図の処理はエンジニ
ア・コンソール機能付デイスプレイ装置４のプロ
セツサで行われる。
命令コードをフエツチする。次にの処理を
行う。
行う。
OP（オペレーシヨン）コードに従つて分岐
し、それぞれの命令処理を行う。次にの処理
を行う。
し、それぞれの命令処理を行う。次にの処理
を行う。
ストツプ・キーを押したか否かを調べる。
Yesの場合にはの処理を行い、Noの場合に
はの処理を行う。なお、ストツプ・キーが押
下された場合には中央処理装置１はストツプ状
態になる。
Yesの場合にはの処理を行い、Noの場合に
はの処理を行う。なお、ストツプ・キーが押
下された場合には中央処理装置１はストツプ状
態になる。
割込みがあるか否かを調べる。Yesの場合に
はの処理を行い、Noの場合にはの処理に
戻る。
はの処理を行い、Noの場合にはの処理に
戻る。
割込み処理を行う。
ストツプ画面を表示する。次にの処理を行
う。ストツプ画面はエンジニア・コンソール機
能付デイスプレイ装置４のデイスプレイに表示
される。このストツプ画面からメモリ／レジス
タの表示を指示するなど様々なコンソール機能
を使用できる。
う。ストツプ画面はエンジニア・コンソール機
能付デイスプレイ装置４のデイスプレイに表示
される。このストツプ画面からメモリ／レジス
タの表示を指示するなど様々なコンソール機能
を使用できる。
ストツプ画面上で指示されたコンソール機能
がストア・アドレス・ストツプ指示か否かを調
べる。Yesの場合にはの処理を行い、Noの
場合にはの処理を行う。なお、アドレス・ス
トツプ指示はリセツト・キーが押下された時に
解除される。すなわち、の処理におけるYes
の時に、アドレス・ストツプ指示は解除され
る。なお、ストツプ・キーが押下されると、
CPU１が停止し、エンジニア・コンソール機
能付きデイスプレイ装置４にストツプ画面が表
示されるが、ストツプ画面が表示されている状
態の下でオペレータが何も指示を与えない場合
は、→→のループをぐるぐると回つてい
る。
がストア・アドレス・ストツプ指示か否かを調
べる。Yesの場合にはの処理を行い、Noの
場合にはの処理を行う。なお、アドレス・ス
トツプ指示はリセツト・キーが押下された時に
解除される。すなわち、の処理におけるYes
の時に、アドレス・ストツプ指示は解除され
る。なお、ストツプ・キーが押下されると、
CPU１が停止し、エンジニア・コンソール機
能付きデイスプレイ装置４にストツプ画面が表
示されるが、ストツプ画面が表示されている状
態の下でオペレータが何も指示を与えない場合
は、→→のループをぐるぐると回つてい
る。
種々のコンソール機能を実行する。次にの
処理を行う。
処理を行う。
コンソール・モードが解除か否かを調べる。
Yesの場合にはの処理に戻り、Noの場合に
はの処理に戻る。なお、コンソール機能の解
除は、コンソール画面から指示する。（エンタ
ー・キーの押下でOK）。
Yesの場合にはの処理に戻り、Noの場合に
はの処理に戻る。なお、コンソール機能の解
除は、コンソール画面から指示する。（エンタ
ー・キーの押下でOK）。
WRITEのマイクロ命令、の時間稼ぎのマ
イクロ命令、の割込みチエツクのマイクロ命
令より成るマイクロ命令列に、１ステツプのマ
イクロ命令（第１図の）を追加する。すなわ
ち、エンジニア・コンソール付デイスプレイ装
置４の中のプロセツサが制御記憶の中のマイク
ロプログラムを第１図のように変更する。次に
の処理を行う。
イクロ命令、の割込みチエツクのマイクロ命
令より成るマイクロ命令列に、１ステツプのマ
イクロ命令（第１図の）を追加する。すなわ
ち、エンジニア・コンソール付デイスプレイ装
置４の中のプロセツサが制御記憶の中のマイク
ロプログラムを第１図のように変更する。次に
の処理を行う。
エンター・キーが押下されたか否かをしらべ
る。Yesの場合にはストア・アドレス・ストツ
プ有効となつての処理に戻り、Noの場合に
はの処理を行う。
る。Yesの場合にはストア・アドレス・ストツ
プ有効となつての処理に戻り、Noの場合に
はの処理を行う。
ストア・アドレス・ストツプ機能のリセツト
指示があるか否かを調べる。Yesの場合には
の処理を行い、Noの場合にはの処理に戻る。
指示があるか否かを調べる。Yesの場合には
の処理を行い、Noの場合にはの処理に戻る。
の処理で追加したマイクロ命令（第１図の
）を削除し、第３図に示す状態にする。次に
の処理を行う。この削除処理もエンジニア・
コンソール付デイスプレイ装置４の中のプロセ
ツサによつて行われる。
）を削除し、第３図に示す状態にする。次に
の処理を行う。この削除処理もエンジニア・
コンソール付デイスプレイ装置４の中のプロセ
ツサによつて行われる。
コンソール・モードが解除か否かを調べる。
Yesの場合にはの処理に戻り、Noの場合に
はの処理に戻る。なお、の処理を削除し、
の処理の後で直ちにの処理に戻るようにし
ても良い。
Yesの場合にはの処理に戻り、Noの場合に
はの処理に戻る。なお、の処理を削除し、
の処理の後で直ちにの処理に戻るようにし
ても良い。
第６図はストア・アドレス・ストツプ事象の有
無を示す信号を生成する回路の１例を示す図であ
る。同図において、６はアドレス・コンペア・レ
ジスタ、７はコンペア回路、８はANDゲートを
それぞれ示している。
無を示す信号を生成する回路の１例を示す図であ
る。同図において、６はアドレス・コンペア・レ
ジスタ、７はコンペア回路、８はANDゲートを
それぞれ示している。
アドレス・コンペア・レジスタ６には、アドレ
ス・ストツプすべきアドレスがセツトされる。コ
ンペア回路７にはアドレス・コンペア・レジスタ
６のアドレスとアドレス・バス上のアドレスとが
入力され、両者が一致したときには、オンの比較
一致信号が出力される。ANDゲート８には、ス
トア完了と比較一致信号が入力され、ストア完了
がオンで且つ比較一致信号がオンのときに、オン
の信号を出力する。ANDゲート８の出力がスト
ア・アドレス・ストツプ事象の有無を示す信号に
なる。ストア完了はハード的信号であり、この信
号はストア完了時にオンする。ANDゲート８の
出力がオンになると、ストア・アドレス・ストツ
プ割込み処理が行われる。
ス・ストツプすべきアドレスがセツトされる。コ
ンペア回路７にはアドレス・コンペア・レジスタ
６のアドレスとアドレス・バス上のアドレスとが
入力され、両者が一致したときには、オンの比較
一致信号が出力される。ANDゲート８には、ス
トア完了と比較一致信号が入力され、ストア完了
がオンで且つ比較一致信号がオンのときに、オン
の信号を出力する。ANDゲート８の出力がスト
ア・アドレス・ストツプ事象の有無を示す信号に
なる。ストア完了はハード的信号であり、この信
号はストア完了時にオンする。ANDゲート８の
出力がオンになると、ストア・アドレス・ストツ
プ割込み処理が行われる。
第７図はCPUと主メモリ間の信号線を説明す
る図である。CPU１と主メモリ２の間には、ア
ドレス線、書込データ線、書込指令線、書込完了
線などがある。
る図である。CPU１と主メモリ２の間には、ア
ドレス線、書込データ線、書込指令線、書込完了
線などがある。
ゲートＧ１は制御信号Ｌ１がオンの間だけ開
き、ゲートＧ１が開くと、メモリ・アドレス・レ
ジスタMARのアドレスがアドレス線を介して主
メモリ２に送られる。
き、ゲートＧ１が開くと、メモリ・アドレス・レ
ジスタMARのアドレスがアドレス線を介して主
メモリ２に送られる。
ゲートＧ２は制御信号Ｌ２がオンの間だけ開
き、ゲートＧ２が開くと、書込データ・レジスタ
SDRの書込データが書込データ線を介して主メ
モリ２に送られる。
き、ゲートＧ２が開くと、書込データ・レジスタ
SDRの書込データが書込データ線を介して主メ
モリ２に送られる。
ゲートＧ３は制御信号Ｌ３がオンの間だけ開
き、ゲートＧ３が開くと、高レベル信号（電池電
圧）が書込指令線を介して主メモリ２に送られ
る。
き、ゲートＧ３が開くと、高レベル信号（電池電
圧）が書込指令線を介して主メモリ２に送られ
る。
主メモリ２は、アドレス、書込データ、書込指
令信号を受け取ると、書込みを行い、書込完了線
上の信号をオンする。この際、アドレスで指定さ
れた記憶場所に対して、例えば書込み禁止のプロ
テクシヨンが掛けられていると、書込みは行われ
ず、書込完了線上の信号はオンされない。CPU
１は書込完了線上の信号を調べることによつて、
書込みが行われたか否かを知ることが出来る。
令信号を受け取ると、書込みを行い、書込完了線
上の信号をオンする。この際、アドレスで指定さ
れた記憶場所に対して、例えば書込み禁止のプロ
テクシヨンが掛けられていると、書込みは行われ
ず、書込完了線上の信号はオンされない。CPU
１は書込完了線上の信号を調べることによつて、
書込みが行われたか否かを知ることが出来る。
制御信号Ｌ１、制御信号Ｌ２および制御信号Ｌ
３は、WRITEのマイクロ命令の実行により例え
ば２マシン・サイクルの間だけオンされる。
３は、WRITEのマイクロ命令の実行により例え
ば２マシン・サイクルの間だけオンされる。
以上の説明から明らかなように、本発明によれ
ば、エンジニア・コンソール機能のストア・アド
レス・ストツプを行う時に、必要なステツプを追
加し、通常モードではそのステツプを除去するの
で、通常モードにおける処理の高速化を図ること
が出来る。通常モードで、命令毎に従来設けられ
ていた不必要なステツプを除去することができる
ので、その効果は顕著である。本発明は特に、水
平型のマイクロプログラムに対して有効である。
ば、エンジニア・コンソール機能のストア・アド
レス・ストツプを行う時に、必要なステツプを追
加し、通常モードではそのステツプを除去するの
で、通常モードにおける処理の高速化を図ること
が出来る。通常モードで、命令毎に従来設けられ
ていた不必要なステツプを除去することができる
ので、その効果は顕著である。本発明は特に、水
平型のマイクロプログラムに対して有効である。
第１図は従来のアドレス・ストツプ機能を実現
するためのステツプ構成例を示す図、第２図は本
発明が適用されるシステム構成の１実施例を示す
図、第３図は本発明が適用された通常モード時の
ステツプ構成の１実施例を示す図、第４図と第５
図は本発明の情報処理装置による処理の流れを説
明する図、第６図はストア・アドレス・ストツプ
事象の有無を示す信号を生成する回路の１例を示
す図、第７図はCPUと主メモリ間の信号線を説
明する図である。 １……CPU（中央処理装置）、２……メモリ、
３……デイスク装置、４……エンジニア・コンソ
ール機能付デイスプレイ装置、５……デイスプレ
イ装置、６……アドレス・コンペア・レジスタ、
７……比較回路。
するためのステツプ構成例を示す図、第２図は本
発明が適用されるシステム構成の１実施例を示す
図、第３図は本発明が適用された通常モード時の
ステツプ構成の１実施例を示す図、第４図と第５
図は本発明の情報処理装置による処理の流れを説
明する図、第６図はストア・アドレス・ストツプ
事象の有無を示す信号を生成する回路の１例を示
す図、第７図はCPUと主メモリ間の信号線を説
明する図である。 １……CPU（中央処理装置）、２……メモリ、
３……デイスク装置、４……エンジニア・コンソ
ール機能付デイスプレイ装置、５……デイスプレ
イ装置、６……アドレス・コンペア・レジスタ、
７……比較回路。
Claims (1)
- 【特許請求の範囲】 １ 命令実行をマイクロプログラム方式で実行す
る中央処理装置と、 メモリと、 ストア・アドレス・ストツプが指示されたと
き、メモリ・アドレスと設定アドレスが一致し且
つメモリにデ−タが書き込まれたことを条件とし
て、アドレス・ストツプの割込みを中央処理装置
にかけるストア・アドレス・ストツプ割込み発生
手段と、 補助プロセツサと を具備し、 メモリにデ−タを書き込むストア系の機械語命
令に対応するマイクロ命令列が、メモリにライト
指示を与えるためのマイクロ命令と、これに続く
時間かせぎのマイクロ命令と、これに続く割込み
チエツクのためのマイクロ命令を持ち、 上記補助プロセツサは、ストア・アドレス・ス
トツプが指示されたときには、上記ストア系の機
械語命令に対応するマイクロ命令列が、メモリに
ライト指示を与えるためのマイクロ命令と、これ
に続くＮ個の時間かせぎのマイクロ命令と、これ
に続く割込みチエツクを行うマイクロ命令を持つ
ように、当該マイクロ命令列を変更し、 ストア・アドレス・ストツプが解除されたとき
には、上記ストア系の機械語命令に対応するマイ
クロ命令列が、メモリにライト指示を与えるため
のマイクロ命令と、これに続くＭ個（但し、Ｍ＜
Ｎ）の時間かせぎのマイクロ命令と、これに続く
割込みチエツクを行うマイクロ命令を持つように
当該マイクロ命令列を変更するように構成されて
いる ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055516A JPS59180753A (ja) | 1983-03-31 | 1983-03-31 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055516A JPS59180753A (ja) | 1983-03-31 | 1983-03-31 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180753A JPS59180753A (ja) | 1984-10-13 |
| JPH0522258B2 true JPH0522258B2 (ja) | 1993-03-29 |
Family
ID=13000857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055516A Granted JPS59180753A (ja) | 1983-03-31 | 1983-03-31 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180753A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027707A (ja) * | 1973-07-13 | 1975-03-22 | ||
| JPS5220217A (en) * | 1975-08-08 | 1977-02-16 | Hitachi Ltd | Autotransformer |
-
1983
- 1983-03-31 JP JP58055516A patent/JPS59180753A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5027707A (ja) * | 1973-07-13 | 1975-03-22 | ||
| JPS5220217A (en) * | 1975-08-08 | 1977-02-16 | Hitachi Ltd | Autotransformer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59180753A (ja) | 1984-10-13 |
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