JPH05219033A - パスチェック回路 - Google Patents
パスチェック回路Info
- Publication number
- JPH05219033A JPH05219033A JP4042164A JP4216492A JPH05219033A JP H05219033 A JPH05219033 A JP H05219033A JP 4042164 A JP4042164 A JP 4042164A JP 4216492 A JP4216492 A JP 4216492A JP H05219033 A JPH05219033 A JP H05219033A
- Authority
- JP
- Japan
- Prior art keywords
- path
- data
- circuit
- pattern
- pass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】
【目的】 パス選択回路の切替部を有効に監視し得るパ
スチェック回路を提供すること。 【構成】 データが通過する二系統のパスを有し、通常
は一方のパスを選択し異常時に他方のパスを選択するデ
ィジタル通信装置等において、パスパタンを挿入するタ
イミングが２Ｎ回か（２Ｎ＋１）回かを出力するカウン
タ回路１と、第１のパス系統で入力データに対し第１の
パスデータを出力する第１のパスパタン挿入回路２と、
第２のパス系統で入力データに対し第２のパスデータを
出力する第２のパスパタン挿入回路３と、第１又は第２
のパスデータのいづれかを選択するパス選択信号とカウ
ンタ値とを入力とし非選択系のパスを選択するパス選択
制御信号を出力するパス選択信号制御回路４と、パス選
択制御信号を入力し第１のパスデータと第２のパスデー
タとを選択するパス選択回路５と、出力データとカウン
タ値を入力とするパスパタンチェック回路６とを含むこ
と。
スチェック回路を提供すること。 【構成】 データが通過する二系統のパスを有し、通常
は一方のパスを選択し異常時に他方のパスを選択するデ
ィジタル通信装置等において、パスパタンを挿入するタ
イミングが２Ｎ回か（２Ｎ＋１）回かを出力するカウン
タ回路１と、第１のパス系統で入力データに対し第１の
パスデータを出力する第１のパスパタン挿入回路２と、
第２のパス系統で入力データに対し第２のパスデータを
出力する第２のパスパタン挿入回路３と、第１又は第２
のパスデータのいづれかを選択するパス選択信号とカウ
ンタ値とを入力とし非選択系のパスを選択するパス選択
制御信号を出力するパス選択信号制御回路４と、パス選
択制御信号を入力し第１のパスデータと第２のパスデー
タとを選択するパス選択回路５と、出力データとカウン
タ値を入力とするパスパタンチェック回路６とを含むこ
と。
Description
【０００１】
【産業上の利用分野】本発明は、ディジタル通信装置に
関し、特にデータパスの冗長構成の監視を行なうパスチ
ェック回路に関する。
関し、特にデータパスの冗長構成の監視を行なうパスチ
ェック回路に関する。
【０００２】
【従来の技術】従来の冗長構成をとっている装置では、
図３に示すように、第１のパスにおいて、入力データ２
０１に対し毎回パスパタンを挿入し、第１のパスデータ
２０２を出力する第１のパスパタン挿入回路６１と、第
２のパスにおいて、入力データ２０１に対し毎回パスパ
タンを挿入し第２のパスデータ２０３を出力する第２の
パスパタン挿入回路１２と、パス選択信号２０５を入力
とし、第１のパスデータ２０２と第２のパスデータ２０
３を選択して出力データ２０４を出力するパス選択回路
１３と、出力データ２０４を入力とし、パスパタンをチ
ェックするパスパタンチェック回路１４を含む構成から
なっている。
図３に示すように、第１のパスにおいて、入力データ２
０１に対し毎回パスパタンを挿入し、第１のパスデータ
２０２を出力する第１のパスパタン挿入回路６１と、第
２のパスにおいて、入力データ２０１に対し毎回パスパ
タンを挿入し第２のパスデータ２０３を出力する第２の
パスパタン挿入回路１２と、パス選択信号２０５を入力
とし、第１のパスデータ２０２と第２のパスデータ２０
３を選択して出力データ２０４を出力するパス選択回路
１３と、出力データ２０４を入力とし、パスパタンをチ
ェックするパスパタンチェック回路１４を含む構成から
なっている。
【０００３】
【発明が解決しようとする課題】従来のパスチェック回
路では、パスパタンを両方のパスに毎回挿入しているた
め、正規のパスを選択しているかどうか不明となってい
た。また、一方のパスを選択しているとき、他方のパス
に切り替えても問題ないかどうか、パス選択回路の切替
部の監視ができないという不都合が生じていた。
路では、パスパタンを両方のパスに毎回挿入しているた
め、正規のパスを選択しているかどうか不明となってい
た。また、一方のパスを選択しているとき、他方のパス
に切り替えても問題ないかどうか、パス選択回路の切替
部の監視ができないという不都合が生じていた。
【０００４】
【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、パス選択回路の切替部を有効に監視
し得るパスチェック回路を提供することを、その目的と
する。
を改善し、とくに、パス選択回路の切替部を有効に監視
し得るパスチェック回路を提供することを、その目的と
する。
【０００５】
【課題を解決するための手段】本発明では、データが通
過する二系統のパスを有し、通常は一方のパスを選択し
異常時に他方のパスを選択するという冗長構成をとって
いるディジタル通信装置等において、パスパタンを挿入
するタイミングが２Ｎ回か又は（２Ｎ＋１）回かを示す
カウンタ値を出力するカウンタ回路と、第１のパス系統
で入力データに対しカウンタ値をもとに２Ｎ回目のパス
パタン挿入タイミングのみパスパタンを挿入して第１の
パスデータを出力する第１のパスパタン挿入回路と、第
２のパス系統で入力データに対しカウンタ値をもとに
（２Ｎ＋１）回目のパスパタン挿入タイミングのみパス
パタンを挿入し第２のパスデータを出力する第２のパス
パタン挿入回路と、第１又は第２のパスデータのいづれ
かを選択するパス選択信号とカウンタ値とを入力とし、
非選択系のパスパタンが挿入されている回のパスパタン
挿入タイミングに合せて非選択系のパスを選択するパス
選択制御信号を出力するパス選択信号制御回路と、パス
選択制御信号を入力とし第１のパスデータと第２のパス
データとを選択して出力データを出力するパス選択回路
と、出力データとカウンタ値を入力としパスパタンをチ
ェックするパスパタンチェック回路とを含む、という構
成を採っている。これによって前述した目的を達成しよ
うとするものである。
過する二系統のパスを有し、通常は一方のパスを選択し
異常時に他方のパスを選択するという冗長構成をとって
いるディジタル通信装置等において、パスパタンを挿入
するタイミングが２Ｎ回か又は（２Ｎ＋１）回かを示す
カウンタ値を出力するカウンタ回路と、第１のパス系統
で入力データに対しカウンタ値をもとに２Ｎ回目のパス
パタン挿入タイミングのみパスパタンを挿入して第１の
パスデータを出力する第１のパスパタン挿入回路と、第
２のパス系統で入力データに対しカウンタ値をもとに
（２Ｎ＋１）回目のパスパタン挿入タイミングのみパス
パタンを挿入し第２のパスデータを出力する第２のパス
パタン挿入回路と、第１又は第２のパスデータのいづれ
かを選択するパス選択信号とカウンタ値とを入力とし、
非選択系のパスパタンが挿入されている回のパスパタン
挿入タイミングに合せて非選択系のパスを選択するパス
選択制御信号を出力するパス選択信号制御回路と、パス
選択制御信号を入力とし第１のパスデータと第２のパス
データとを選択して出力データを出力するパス選択回路
と、出力データとカウンタ値を入力としパスパタンをチ
ェックするパスパタンチェック回路とを含む、という構
成を採っている。これによって前述した目的を達成しよ
うとするものである。
【０００６】
【発明の実施例】次に、本発明の一実施例について図面
を参照して説明する。図１に示す実施例は、パスパタン
挿入タイミングの回数をカウントするカウンタ回路１
と、第１のパスにおいて、入力データに対し２Ｎ回目の
挿入タイミングのみにパスパタンを挿入する第１のパス
パタン挿入回路２と、第２のパスにおいて、入力データ
に対し（２Ｎ＋１）回目の挿入タイミングのみに第２の
パスパタン挿入回路３と、パス選択信号を入力とし、非
選択系のパスパタンが挿入されているタイミングに、非
選択系のパスを選択する信号を出力するパス選択信号制
御回路４と、パス選択制御信号を入力とし、第１のパス
データと第２のパスデータを選択して出力するパス選択
回路５と、出力データを入力とし、パスパタンをチェッ
クするパスパタンチェック回路６とを備えている。
を参照して説明する。図１に示す実施例は、パスパタン
挿入タイミングの回数をカウントするカウンタ回路１
と、第１のパスにおいて、入力データに対し２Ｎ回目の
挿入タイミングのみにパスパタンを挿入する第１のパス
パタン挿入回路２と、第２のパスにおいて、入力データ
に対し（２Ｎ＋１）回目の挿入タイミングのみに第２の
パスパタン挿入回路３と、パス選択信号を入力とし、非
選択系のパスパタンが挿入されているタイミングに、非
選択系のパスを選択する信号を出力するパス選択信号制
御回路４と、パス選択制御信号を入力とし、第１のパス
データと第２のパスデータを選択して出力するパス選択
回路５と、出力データを入力とし、パスパタンをチェッ
クするパスパタンチェック回路６とを備えている。
【０００７】これを更に詳述する。カウンタ回路１は、
パスパタンを挿入するタイミングが２Ｎ回か、（２Ｎ＋
１）回かを示すカウンタ値１０１を出力する。図２で
は、”Ｌ”レベルのとき、２Ｎ回を示し、”Ｈ”レベル
のとき、（２Ｎ＋１）回を示している。
パスパタンを挿入するタイミングが２Ｎ回か、（２Ｎ＋
１）回かを示すカウンタ値１０１を出力する。図２で
は、”Ｌ”レベルのとき、２Ｎ回を示し、”Ｈ”レベル
のとき、（２Ｎ＋１）回を示している。
【０００８】第１のパスパタン挿入回路２は、入力デー
タ１０２に対し、カウンタ値１０１を基に２Ｎ回目パス
パタン挿入タイミングのみにパスパタンを挿入して、第
１のパスデータ１０３を出力する。
タ１０２に対し、カウンタ値１０１を基に２Ｎ回目パス
パタン挿入タイミングのみにパスパタンを挿入して、第
１のパスデータ１０３を出力する。
【０００９】また、第２のパスパタン挿入回路３は、入
力データ１０２に対し、カウンタ値１０１を基に（２Ｎ
＋１）回目のパスパタン挿入タイミングのみにパスパタ
ンを挿入して、第２のパスデータ１０４を出力する。
力データ１０２に対し、カウンタ値１０１を基に（２Ｎ
＋１）回目のパスパタン挿入タイミングのみにパスパタ
ンを挿入して、第２のパスデータ１０４を出力する。
【００１０】次に、パス選択信号制御回路４では、第１
のパスデータ１０３と第２のパスデータ１０４を選択す
るためのパス選択信号１０６とカウンタ値１０１をもと
に、非選択系のパスパタンが挿入されているタイミング
のときに、非選択系のパスを選択するパス選択制御信号
１０７を出力する。具体例として、この信号１０７
が、”Ｌ”レベルの時に第１のパスデータ１０３を、”
Ｈ”レベルの時に第２パスデータ１０４を選択する論理
とすると、パス選択信号１０６が、第１のパスデータ１
０３を選択している時は、図２の［１０７−１］のよう
になり、第２のパスデータ１０４を選択しているとき
は、［１０７−２］のようになる。
のパスデータ１０３と第２のパスデータ１０４を選択す
るためのパス選択信号１０６とカウンタ値１０１をもと
に、非選択系のパスパタンが挿入されているタイミング
のときに、非選択系のパスを選択するパス選択制御信号
１０７を出力する。具体例として、この信号１０７
が、”Ｌ”レベルの時に第１のパスデータ１０３を、”
Ｈ”レベルの時に第２パスデータ１０４を選択する論理
とすると、パス選択信号１０６が、第１のパスデータ１
０３を選択している時は、図２の［１０７−１］のよう
になり、第２のパスデータ１０４を選択しているとき
は、［１０７−２］のようになる。
【００１１】そして、パス選択回路５にて、このパス選
択制御信号１０７より、第１のパスデータ１０３と第２
のパスデータ１０４を選択し出力データ１０５を出力す
る。
択制御信号１０７より、第１のパスデータ１０３と第２
のパスデータ１０４を選択し出力データ１０５を出力す
る。
【００１２】最後に、パスパタンチェック回路６にて、
出力データ１０５とカウンタ値１０１をもとに、２Ｎ回
目のパスパタン挿入タイミングすなわち選択系である第
１のパスデータ１０３のパスパタンと、（２Ｎ＋１）回
目のパスパタン挿入タイミングすなわち非選択系である
第２のパスデータ１０４のパスパタンをチェックする。
出力データ１０５とカウンタ値１０１をもとに、２Ｎ回
目のパスパタン挿入タイミングすなわち選択系である第
１のパスデータ１０３のパスパタンと、（２Ｎ＋１）回
目のパスパタン挿入タイミングすなわち非選択系である
第２のパスデータ１０４のパスパタンをチェックする。
【００１３】
【発明の効果】以上説明したように、本発明によると、
パス選択回路が正規のパスを選択しているかどうか、ま
た非選択系のパスに切り替えても異常がないかどうかを
監視することができるという従来にない優れたパスチェ
ック回路を提供することができる。
パス選択回路が正規のパスを選択しているかどうか、ま
た非選択系のパスに切り替えても異常がないかどうかを
監視することができるという従来にない優れたパスチェ
ック回路を提供することができる。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示す実施例の動作を示すタイムチャート
である。
である。
【図３】従来例を示すブロック図である。
１ カウンタ回路 ２ 第１のパスパタン挿入回路 ３ 第２のパスパタン挿入回路 ４ パス選択信号制御回路 ５ パス選択回路 ６ パスパタンチェック回路
Claims (1)
- 【請求項１】 データが通過する二系統のパスを有し、
通常は一方のパスを選択し異常時に他方のパスを選択す
るという冗長構成をとっているディジタル通信装置等に
おいて、パスパタンを挿入するタイミングが２Ｎ回か又
は（２Ｎ＋１）回かを示すカウンタ値を出力するカウン
タ回路と、第１のパス系統で入力データに対し前記カウ
ンタ値をもとに２Ｎ回目のパスパタン挿入タイミングの
みパスパタンを挿入して第１のパスデータを出力する第
１のパスパタン挿入回路と、第２のパス系統で前記入力
データに対し前記カウンタ値をもとに（２Ｎ＋１）回目
のパスパタン挿入タイミングのみパスパタンを挿入し第
２のパスデータを出力する第２のパスパタン挿入回路
と、前記第１又は第２のパスデータのいづれかを選択す
るパス選択信号と前記カウンタ値とを入力とし、非選択
系のパスパタンが挿入されている回のパスパタン挿入タ
イミングに合せて非選択系のパスを選択するパス選択制
御信号を出力するパス選択信号制御回路と、前記パス選
択制御信号を入力とし前記第１のパスデータと前記第２
のパスデータとを選択して出力データを出力するパス選
択回路と、前記出力データと前記カウンタ値を入力とし
パスパタンをチェックするパスパタンチェック回路とを
含むことを特徴としたパスチェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042164A JPH05219033A (ja) | 1992-01-31 | 1992-01-31 | パスチェック回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4042164A JPH05219033A (ja) | 1992-01-31 | 1992-01-31 | パスチェック回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219033A true JPH05219033A (ja) | 1993-08-27 |
Family
ID=12628324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4042164A Withdrawn JPH05219033A (ja) | 1992-01-31 | 1992-01-31 | パスチェック回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05219033A (ja) |
-
1992
- 1992-01-31 JP JP4042164A patent/JPH05219033A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |