JPH05218135A - フリップチップの実装方法 - Google Patents
フリップチップの実装方法Info
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- JPH05218135A JPH05218135A JP4024392A JP4024392A JPH05218135A JP H05218135 A JPH05218135 A JP H05218135A JP 4024392 A JP4024392 A JP 4024392A JP 4024392 A JP4024392 A JP 4024392A JP H05218135 A JPH05218135 A JP H05218135A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
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- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
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- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
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Abstract
(57)【要約】
【目的】 ICチップと基板との半田接合部の高さを確
保し、接合の信頼性を向上させる。 【構成】 基板4上のICチップ1の実装位置にフォト
レジスト12の硬化層12aを設け、ICチップ1の基
板4上の高さを規制し、半田接合部の横への広がりを防
止してブリッジの発生を防ぎ、高さを確保して実装の信
頼性を向上させる。
保し、接合の信頼性を向上させる。 【構成】 基板4上のICチップ1の実装位置にフォト
レジスト12の硬化層12aを設け、ICチップ1の基
板4上の高さを規制し、半田接合部の横への広がりを防
止してブリッジの発生を防ぎ、高さを確保して実装の信
頼性を向上させる。
Description
【0001】
【産業上の利用分野】本発明は、裸のICチップを基板
に直接フェイスダウンで接続するフリップチップの実装
方法に関する。
に直接フェイスダウンで接続するフリップチップの実装
方法に関する。
【0002】
【従来の技術】近年、基板の高密度化、ICの高集積化
によるICチップの多ピン化、実装間隔の狭ピッチ化に
伴い、樹脂封止をしていない裸のICチップを直接フェ
イスダウンで接続するフリップチップ実装が注目されて
いる。このフリップチップ実装の従来のプロセスは、ま
ず図8に示すようにICチップ1の電極パッド2に半田
バンプ3を接着し、電極パッド2と基板4上に形成され
たランド5とを位置合わせする。次に、図9に示すよう
に半田バンプ3をランド5上にマウントして加熱し、リ
フローを行なって半田バンプ3を溶融し、電極パッド2
とランド5とを接合する。
によるICチップの多ピン化、実装間隔の狭ピッチ化に
伴い、樹脂封止をしていない裸のICチップを直接フェ
イスダウンで接続するフリップチップ実装が注目されて
いる。このフリップチップ実装の従来のプロセスは、ま
ず図8に示すようにICチップ1の電極パッド2に半田
バンプ3を接着し、電極パッド2と基板4上に形成され
たランド5とを位置合わせする。次に、図9に示すよう
に半田バンプ3をランド5上にマウントして加熱し、リ
フローを行なって半田バンプ3を溶融し、電極パッド2
とランド5とを接合する。
【0003】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のフリップチップ実装プロセスによると、リ
フロー時に半田バンプ3が完全に溶融する温度に設定す
ると、ICチップ1が自重で沈み込み、図10の左側に
示すように半田接合部が横に広がる。このときICチッ
プ1の自重が重かったり、電極パッド2間のピッチが例
えば80μm乃至150μmと狭い場合には、図10の
右側に示すように半田接合部にブリッジが生ずる。また
半田接合部の高さも半田が横に広がるために確保でき
ず、例えば電極パッド2間のピッチが150μmの場合
20μm乃至30μmとかなり薄くなる。
ような従来のフリップチップ実装プロセスによると、リ
フロー時に半田バンプ3が完全に溶融する温度に設定す
ると、ICチップ1が自重で沈み込み、図10の左側に
示すように半田接合部が横に広がる。このときICチッ
プ1の自重が重かったり、電極パッド2間のピッチが例
えば80μm乃至150μmと狭い場合には、図10の
右側に示すように半田接合部にブリッジが生ずる。また
半田接合部の高さも半田が横に広がるために確保でき
ず、例えば電極パッド2間のピッチが150μmの場合
20μm乃至30μmとかなり薄くなる。
【0004】一方、ICチップ1のサイズが大きい場合
には、ICチップ1と基板4との熱膨張係数が異なるた
め、熱による伸縮が不整合となる。このため接合部であ
る半田バンプ3に応力が加わるので、半田接合部の高さ
は高いほうが熱サイクルに対する寿命は長くなる。従っ
て前述したように半田接合部が薄いとこの部分の信頼性
を確保することができない。逆に、半田接合部の高さを
確保するために、半田が半溶融状態になるようにリフロ
ー温度を設定すると、ICチップ1の自重による沈み込
みはある程度防止できるが、基板4に対する半田コート
が均一にならず、基板4の反りなどによる未半田部分が
発生するおそれがある。このような未半田部分の発生を
防止するためには、基板4側及びICチップ1側の半田
バンプ3の高さを均一にしなければならず、高度の技術
が必要となる。
には、ICチップ1と基板4との熱膨張係数が異なるた
め、熱による伸縮が不整合となる。このため接合部であ
る半田バンプ3に応力が加わるので、半田接合部の高さ
は高いほうが熱サイクルに対する寿命は長くなる。従っ
て前述したように半田接合部が薄いとこの部分の信頼性
を確保することができない。逆に、半田接合部の高さを
確保するために、半田が半溶融状態になるようにリフロ
ー温度を設定すると、ICチップ1の自重による沈み込
みはある程度防止できるが、基板4に対する半田コート
が均一にならず、基板4の反りなどによる未半田部分が
発生するおそれがある。このような未半田部分の発生を
防止するためには、基板4側及びICチップ1側の半田
バンプ3の高さを均一にしなければならず、高度の技術
が必要となる。
【0005】本発明はこのような状況に鑑みてなされた
ものであり、ICチップと基板との半田接合部の高さを
確保し、接合の信頼性を向上させることのできるフリッ
プチップの実装方法を提供することを目的とする。
ものであり、ICチップと基板との半田接合部の高さを
確保し、接合の信頼性を向上させることのできるフリッ
プチップの実装方法を提供することを目的とする。
【0006】
【課題を解決するための手段】本発明のフリップチップ
の実装方法は、ICチップ1に設けられた電極パッド2
を基板4に対向させ、半田バンプ3を介して電極パッド
2と基板4上に形成されたランド5とを接続するフリッ
プチップの実装方法において、ランド5以外の表面に予
めレジスト層11が形成された基板4の表面にフォトレ
ジスト12を塗布する第1の工程と、ランド5以外の表
面の少なくとも一部を被覆する前記フォトレジスト12
を露光硬化する第2の工程と、露光硬化されない部分の
フォトレジスト12を現像剥膜する第3の工程と、IC
チップ1の電極パッド2に供給された半田バンプ3を基
板4上のランド5上に位置決め搭載し、残存するフォト
レジストの硬化層12aを介してICチップ1の高さ規
制を行なって半田バンプ3のリフローを行なう第4の工
程とを備えたことを特徴とする。
の実装方法は、ICチップ1に設けられた電極パッド2
を基板4に対向させ、半田バンプ3を介して電極パッド
2と基板4上に形成されたランド5とを接続するフリッ
プチップの実装方法において、ランド5以外の表面に予
めレジスト層11が形成された基板4の表面にフォトレ
ジスト12を塗布する第1の工程と、ランド5以外の表
面の少なくとも一部を被覆する前記フォトレジスト12
を露光硬化する第2の工程と、露光硬化されない部分の
フォトレジスト12を現像剥膜する第3の工程と、IC
チップ1の電極パッド2に供給された半田バンプ3を基
板4上のランド5上に位置決め搭載し、残存するフォト
レジストの硬化層12aを介してICチップ1の高さ規
制を行なって半田バンプ3のリフローを行なう第4の工
程とを備えたことを特徴とする。
【0007】
【作用】上記のフリップチップの実装方法によると、I
Cチップ1を基板4上に搭載して半田バンプ3のリフロ
ーを行なうとき、基板4上に形成された硬化層12aが
スペーサの作用をなし、ICチップ1の基板4に対する
高さが規制される。従って半田が横に広がることがな
く、ランド5の間隔が狭い場合でもブリッジの発生を防
止することができる。またスペーサにより半田接続部の
厚さが厚くなるので、熱サイクルによる半田接続部の寿
命を長くすることができる。さらに半田を完全に溶融し
ても、スペーサによりICチップ1が沈み込むことがな
いので、半田バンプ3の高さのバラツキを吸収すること
ができ、未半田の発生を防止して確実な実装を行なうこ
とができる。
Cチップ1を基板4上に搭載して半田バンプ3のリフロ
ーを行なうとき、基板4上に形成された硬化層12aが
スペーサの作用をなし、ICチップ1の基板4に対する
高さが規制される。従って半田が横に広がることがな
く、ランド5の間隔が狭い場合でもブリッジの発生を防
止することができる。またスペーサにより半田接続部の
厚さが厚くなるので、熱サイクルによる半田接続部の寿
命を長くすることができる。さらに半田を完全に溶融し
ても、スペーサによりICチップ1が沈み込むことがな
いので、半田バンプ3の高さのバラツキを吸収すること
ができ、未半田の発生を防止して確実な実装を行なうこ
とができる。
【0008】
【実施例】以下、本発明のフリップチップの実装方法の
一実施例を図面を参照して説明する。
一実施例を図面を参照して説明する。
【0009】図1乃至図6に本発明の一実施例による実
装方法を示す。これらの図において、図7に示す従来例
の部分と対応する部分には同一の符号を付してあり、そ
の説明は適宜省略する。配線パターンが形成されたセラ
ミックなどの基板4の表面は、図1に示すようにランド
5の部分以外がレジスト層11で被覆されている。レジ
スト層11の厚さは通常20μm±5μmであり、厚い
場合は30μm乃至40μmである。図2に示す第1の
工程において、基板4のランド5が形成された側の表面
に厚さ約80μmのフォトレジスト12を塗布する。
装方法を示す。これらの図において、図7に示す従来例
の部分と対応する部分には同一の符号を付してあり、そ
の説明は適宜省略する。配線パターンが形成されたセラ
ミックなどの基板4の表面は、図1に示すようにランド
5の部分以外がレジスト層11で被覆されている。レジ
スト層11の厚さは通常20μm±5μmであり、厚い
場合は30μm乃至40μmである。図2に示す第1の
工程において、基板4のランド5が形成された側の表面
に厚さ約80μmのフォトレジスト12を塗布する。
【0010】次に第2の工程において、所定の部分のみ
光を透過する図示しないフォトマスクをフォトレジスト
12上の所定の位置に密着装着する。フォトマスクの透
光部の形状は例えば図3に示すように、基板4上に正方
形状に配設された複数個のランド5の中央部に十字状に
形成されたものである。そしてフォトマスクを介してフ
ォトレジスト12を露光することにより、図3に示す十
字状の硬化層12aが形成される。
光を透過する図示しないフォトマスクをフォトレジスト
12上の所定の位置に密着装着する。フォトマスクの透
光部の形状は例えば図3に示すように、基板4上に正方
形状に配設された複数個のランド5の中央部に十字状に
形成されたものである。そしてフォトマスクを介してフ
ォトレジスト12を露光することにより、図3に示す十
字状の硬化層12aが形成される。
【0011】次に第3の工程において、フォトレジスト
12に剥膜液を供給し、硬化されていない部分のフォト
レジスト12を現像剥膜し、図4に示すように硬化層1
2aのみを残す。硬化層12aの厚さは約80μmであ
るので、下層のレジスト層の厚さが約20μmとした場
合は、硬化層12aの上面の基板4の表面からの高さは
約100μmとなる。
12に剥膜液を供給し、硬化されていない部分のフォト
レジスト12を現像剥膜し、図4に示すように硬化層1
2aのみを残す。硬化層12aの厚さは約80μmであ
るので、下層のレジスト層の厚さが約20μmとした場
合は、硬化層12aの上面の基板4の表面からの高さは
約100μmとなる。
【0012】次に第4の工程において、図5に示すよう
にICチップ1の電極パッド2に供給された半田バンプ
3を基板4上のランド5に位置合わせし、図6に示すよ
うに半田バンプ3をランド5に当接させて加熱し、半田
バンプ3のリフローを行なう。このとき、ICチップ1
が自重で沈み込んでも、フォトレジスト12の硬化層1
2aによって高さ規制がなされる。
にICチップ1の電極パッド2に供給された半田バンプ
3を基板4上のランド5に位置合わせし、図6に示すよ
うに半田バンプ3をランド5に当接させて加熱し、半田
バンプ3のリフローを行なう。このとき、ICチップ1
が自重で沈み込んでも、フォトレジスト12の硬化層1
2aによって高さ規制がなされる。
【0013】本実施例によれば、ICチップ1の実装時
に基板4に対する高さが規制されるので、半田が横に広
がることはない。この結果ランド5の間隔が狭い場合で
もブリッジの発生を防止することができる。また半田接
続部の厚さを厚くすることができるので、熱サイクルに
よる半田接続部の寿命を長くすることができる。さらに
半田を完全に溶融しても硬化層12aによってICチッ
プ1が沈み込むことがないので、半田バンプ3の高さの
バラツキを吸収することができ、未半田の発生を防止し
て確実な実装を行なうことができる。
に基板4に対する高さが規制されるので、半田が横に広
がることはない。この結果ランド5の間隔が狭い場合で
もブリッジの発生を防止することができる。また半田接
続部の厚さを厚くすることができるので、熱サイクルに
よる半田接続部の寿命を長くすることができる。さらに
半田を完全に溶融しても硬化層12aによってICチッ
プ1が沈み込むことがないので、半田バンプ3の高さの
バラツキを吸収することができ、未半田の発生を防止し
て確実な実装を行なうことができる。
【0014】なお、フォトレジスト12の硬化層12a
の形状は本実施例に示したものに限定されるものではな
く、スペーサの作用を有するものであれば他の形状であ
ってもよい。例えば図7に示すように、正方形状に配設
されたランド5の内部及び外周に設けてもよい。また上
記実施例では半田バンプ3をICチップ1の電極パッド
2側に設けた場合について説明したが、半田バンプ3を
基板4のランド5側に設けてもよいし、両側に設けても
よい。
の形状は本実施例に示したものに限定されるものではな
く、スペーサの作用を有するものであれば他の形状であ
ってもよい。例えば図7に示すように、正方形状に配設
されたランド5の内部及び外周に設けてもよい。また上
記実施例では半田バンプ3をICチップ1の電極パッド
2側に設けた場合について説明したが、半田バンプ3を
基板4のランド5側に設けてもよいし、両側に設けても
よい。
【0015】
【発明の効果】以上説明したように、本発明のフリップ
チップの実装方法によれば、基板上にICチップの高さ
を規制するフォトレジストの硬化層を設けたので、IC
チップ実装時に半田バンプが横に広がらず、厚さが厚く
なるので、半田ブリッジの発生を防止し、熱サイクルに
対する半田接合部の寿命を長くすることができ、実装の
信頼性を向上することができる。
チップの実装方法によれば、基板上にICチップの高さ
を規制するフォトレジストの硬化層を設けたので、IC
チップ実装時に半田バンプが横に広がらず、厚さが厚く
なるので、半田ブリッジの発生を防止し、熱サイクルに
対する半田接合部の寿命を長くすることができ、実装の
信頼性を向上することができる。
【図1】本発明のフリップチップの実装構造の一実施例
に用いられる基板の構成を示す縦断面図である。
に用いられる基板の構成を示す縦断面図である。
【図2】本実施例における第1の工程を示す縦断面図で
ある。
ある。
【図3】本実施例における第2の工程を示す平面図であ
る。
る。
【図4】本実施例における第3の工程を示す縦断面図で
ある。
ある。
【図5】本実施例における第4の工程を示す縦断面図で
ある。
ある。
【図6】本実施例により実装されたICチップを示す縦
断面図である。
断面図である。
【図7】本発明の他の実施例による硬化層の形状を示す
平面図である。
平面図である。
【図8】従来のフリップチップの実装方法の一例のIC
チップと基板との位置合わせの工程を示す側面図であ
る。
チップと基板との位置合わせの工程を示す側面図であ
る。
【図9】図8のICチップの基板へのマウント工程を示
す側面図である。
す側面図である。
【図10】図9の半田リフロー時の状態を示す側面図で
ある。
ある。
1 ICチップ 2 電極パッド 3 半田バンプ 4 基板 5 ランド 11 レジスト層 12 フォトレジスト 12a 硬化層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田原 浩樹 東京都品川区北品川6丁目7番35号 ソニ ー株式会社内
Claims (1)
- 【請求項1】 ICチップに設けられた電極パッドを基
板に対向させ、半田バンプを介して前記電極パッドと前
記基板上に形成されたランドとを接続するフリップチッ
プの実装方法において、 前記ランド以外の表面に予めレジスト層が形成された前
記基板の表面にフォトレジストを塗布する第1の工程
と、 前記ランド以外の表面の少なくとも一部を被覆する前記
フォトレジストを露光硬化する第2の工程と、 露光硬化されない部分の前記フォトレジストを現像剥膜
する第3の工程と、 前記ICチップの前記電極パッドに供給された前記半田
バンプを前記基板上の前記ランド上に位置決め搭載し、
残存する前記フォトレジストの硬化層を介して前記IC
チップの高さ規制を行なって前記半田バンプのリフロー
を行なう第4の工程とを備えたことを特徴とするフリッ
プチップの実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4024392A JPH05218135A (ja) | 1992-01-30 | 1992-01-30 | フリップチップの実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4024392A JPH05218135A (ja) | 1992-01-30 | 1992-01-30 | フリップチップの実装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05218135A true JPH05218135A (ja) | 1993-08-27 |
Family
ID=12575274
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4024392A Pending JPH05218135A (ja) | 1992-01-30 | 1992-01-30 | フリップチップの実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05218135A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0854520A2 (en) * | 1997-01-20 | 1998-07-22 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
WO2008007326A2 (en) * | 2006-07-10 | 2008-01-17 | Nxp B.V. | Transponder and method of producing a transponder |
CN104206035A (zh) * | 2012-05-18 | 2014-12-10 | 富士电机机器制御株式会社 | 向表面安装基板安装电子部件的方法 |
-
1992
- 1992-01-30 JP JP4024392A patent/JPH05218135A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0854520A2 (en) * | 1997-01-20 | 1998-07-22 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
EP0854520A3 (en) * | 1997-01-20 | 1999-06-16 | Oki Electric Industry Co., Ltd. | Method for mounting optical semiconductor device on supporting substrate |
US6087194A (en) * | 1997-01-20 | 2000-07-11 | Oki Electric Industry Co., Ltd. | Composite unit of optical semiconductor device and supporting substrate and method for mounting optical semiconductor device on supporting substrate |
WO2008007326A2 (en) * | 2006-07-10 | 2008-01-17 | Nxp B.V. | Transponder and method of producing a transponder |
WO2008007326A3 (en) * | 2006-07-10 | 2008-03-13 | Nxp Bv | Transponder and method of producing a transponder |
US8448870B2 (en) | 2006-07-10 | 2013-05-28 | Nxp B.V. | Transponder and method of producing a transponder |
CN104206035A (zh) * | 2012-05-18 | 2014-12-10 | 富士电机机器制御株式会社 | 向表面安装基板安装电子部件的方法 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010627 |