JPH0521372A - 半導体装置の電極形成方法 - Google Patents
半導体装置の電極形成方法Info
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- JPH0521372A JPH0521372A JP3176870A JP17687091A JPH0521372A JP H0521372 A JPH0521372 A JP H0521372A JP 3176870 A JP3176870 A JP 3176870A JP 17687091 A JP17687091 A JP 17687091A JP H0521372 A JPH0521372 A JP H0521372A
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Abstract
(57)【要約】
【目的】 Ｓｉ基板１とＴｉ膜７の密着力をＮｉ膜９の
引張応力に抗して高くする。 【構成】 スパッタリングによる電極形成の際に、スパ
ッタリング時の基板温度を３００℃〜５００℃程度とす
る。また、電極形成の前には、Ａｒの逆スパッタリング
によりＳｉ基板１表面を清浄化し、同時に最表面はスパ
ッタによるダメージにてアモルファス化する。これによ
り、Ｔｉ堆積時にＴｉがＳｉ基板最表面のアモルファス
Ｓｉと反応し、Ｓｉ／Ｔｉ界面にＳｉ−Ｔｉのアモルフ
ァス層８が容易に形成される。このアモルファス層８の
存在により、Ｓｉ−Ｔｉ間の密着力は高くなり、充分Ｎ
ｉ膜９の膜応力に耐え得るものとなる。
引張応力に抗して高くする。 【構成】 スパッタリングによる電極形成の際に、スパ
ッタリング時の基板温度を３００℃〜５００℃程度とす
る。また、電極形成の前には、Ａｒの逆スパッタリング
によりＳｉ基板１表面を清浄化し、同時に最表面はスパ
ッタによるダメージにてアモルファス化する。これによ
り、Ｔｉ堆積時にＴｉがＳｉ基板最表面のアモルファス
Ｓｉと反応し、Ｓｉ／Ｔｉ界面にＳｉ−Ｔｉのアモルフ
ァス層８が容易に形成される。このアモルファス層８の
存在により、Ｓｉ−Ｔｉ間の密着力は高くなり、充分Ｎ
ｉ膜９の膜応力に耐え得るものとなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の電極形成方
法に係り、特にＳｉ基板と密着性が高く、パワーデバイ
スの裏面電極形成に用いて好適なものに関する。
法に係り、特にＳｉ基板と密着性が高く、パワーデバイ
スの裏面電極形成に用いて好適なものに関する。
【０００２】
【従来の技術】従来、半導体ウェハ上にチタン膜、ニッ
ケル膜、金膜を順次スパッタリング法や蒸着法等によっ
て形成する積層金属電極の製造方法が知られているが、
ニッケル膜に強い膜応力が発生して積層金属電極とウェ
ハとの接合強度が低下し、特にチタンと半導体ウェハと
の界面において剥離してしまうという問題がある。
ケル膜、金膜を順次スパッタリング法や蒸着法等によっ
て形成する積層金属電極の製造方法が知られているが、
ニッケル膜に強い膜応力が発生して積層金属電極とウェ
ハとの接合強度が低下し、特にチタンと半導体ウェハと
の界面において剥離してしまうという問題がある。
【０００３】そのため、ウェハ表面を特定形状に研磨す
ることによりアンカー効果を得、密着力を高くする方法
や、例えば特開平２−１６７８９０号公報に示されるよ
うにニッケル膜応力を低くする方法等が知られている。
ることによりアンカー効果を得、密着力を高くする方法
や、例えば特開平２−１６７８９０号公報に示されるよ
うにニッケル膜応力を低くする方法等が知られている。
【０００４】
【発明が解決しようとする課題】しかしながら、前者の
方法においては、工程数の増加によりコスト高となった
り、研磨による割れ不良を誘発したりするという問題が
ある。
方法においては、工程数の増加によりコスト高となった
り、研磨による割れ不良を誘発したりするという問題が
ある。
【０００５】また、後者の方法による場合、アルゴンガ
ス圧力を１２ｍＴｏｒｒ以上、基板温度１００〜２５０
℃に制御すれば、ニッケル膜応力は３ｘ１０8 Ｎ／ｍ2
以下となり、ある程度効果が得られるものの、枚葉式ス
パッタリング装置等において工業的に連続使用した場
合、装置内温度は２５０℃以上に上昇してしまい、その
結果、ニッケル膜応力は高くなりやはり接合部での剥離
が生じてしまうことになる。
ス圧力を１２ｍＴｏｒｒ以上、基板温度１００〜２５０
℃に制御すれば、ニッケル膜応力は３ｘ１０8 Ｎ／ｍ2
以下となり、ある程度効果が得られるものの、枚葉式ス
パッタリング装置等において工業的に連続使用した場
合、装置内温度は２５０℃以上に上昇してしまい、その
結果、ニッケル膜応力は高くなりやはり接合部での剥離
が生じてしまうことになる。
【０００６】本発明は上述の問題に鑑みてなされたもの
であり、Ｓｉ基板に特定形状の凹凸を形成するというよ
うに特別に工程数が増加することもなく、さらにニッケ
ル膜応力の低減を特に図らずとも、Ｓｉ基板と金属電極
との密着力を高くすることのできる半導体装置の電極形
成方法を提供することを目的とするものである。
であり、Ｓｉ基板に特定形状の凹凸を形成するというよ
うに特別に工程数が増加することもなく、さらにニッケ
ル膜応力の低減を特に図らずとも、Ｓｉ基板と金属電極
との密着力を高くすることのできる半導体装置の電極形
成方法を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る電極形成方法は、シリコン基板表面に
基板に対して不活性なガスイオンを衝突させ、該シリコ
ン基板表面に成長した自然酸化膜を除去するとともに、
最表面をアモルファス化する第１工程と、該シリコン基
板表面にコンタクト金属膜を３００℃以上の所定の基板
温度にて形成する第２工程と、該コンタクト金属膜上に
密着用金属としてニッケル膜を形成する第３工程とを含
むことを特徴としている。
に、本発明に係る電極形成方法は、シリコン基板表面に
基板に対して不活性なガスイオンを衝突させ、該シリコ
ン基板表面に成長した自然酸化膜を除去するとともに、
最表面をアモルファス化する第１工程と、該シリコン基
板表面にコンタクト金属膜を３００℃以上の所定の基板
温度にて形成する第２工程と、該コンタクト金属膜上に
密着用金属としてニッケル膜を形成する第３工程とを含
むことを特徴としている。
【０００８】
【作用および効果】すなわち、本発明は発明者等が実験
考察を重ねた結果、スパッタリングによる電極形成の際
に、スパッタリング時の基板温度を制御することにより
密着力を高くすることができることを見出したことに基
づいてなされたものである。
考察を重ねた結果、スパッタリングによる電極形成の際
に、スパッタリング時の基板温度を制御することにより
密着力を高くすることができることを見出したことに基
づいてなされたものである。
【０００９】すなわち、シリコン基板表面に基板に対し
て不活性なガスイオンを衝突させることにより、該シリ
コン基板表面に成長した自然酸化膜は除去され、さらに
最表面にはアモルファスＳｉ層が形成される。この状態
でオーミックコンタクト用の金属、例えばチタン（Ｔ
ｉ）を堆積する場合、基板温度３００℃以上の比較的低
い温度でＳｉ／Ｔｉ界面においてＴｉがアモルファスＳ
ｉ層と容易に反応してＳｉ−Ｔｉのアモルファス層を形
成する。
て不活性なガスイオンを衝突させることにより、該シリ
コン基板表面に成長した自然酸化膜は除去され、さらに
最表面にはアモルファスＳｉ層が形成される。この状態
でオーミックコンタクト用の金属、例えばチタン（Ｔ
ｉ）を堆積する場合、基板温度３００℃以上の比較的低
い温度でＳｉ／Ｔｉ界面においてＴｉがアモルファスＳ
ｉ層と容易に反応してＳｉ−Ｔｉのアモルファス層を形
成する。
【００１０】このＳｉとコンタクト用金属とのアモルフ
ァス層が電極／Ｓｉ基板界面の強い結合層として作用
し、Ｓｉ基板と金属電極との密着力を高くすることがで
きるという優れた効果が奏される。
ァス層が電極／Ｓｉ基板界面の強い結合層として作用
し、Ｓｉ基板と金属電極との密着力を高くすることがで
きるという優れた効果が奏される。
【００１１】
【実施例】図１は、本発明一実施例を適用した半導体装
置（ＤＭＯＳ素子）を示す縦断面図である。以下、本実
施例を図３を用いて製造工程に従って説明する。尚、図
３（ａ）乃至（ｆ）には本実施例により製造される積層
金属電極が製造工程順に模式的に示してある。
置（ＤＭＯＳ素子）を示す縦断面図である。以下、本実
施例を図３を用いて製造工程に従って説明する。尚、図
３（ａ）乃至（ｆ）には本実施例により製造される積層
金属電極が製造工程順に模式的に示してある。
【００１２】まず、図３（ａ）において、例えば直径５
インチ、厚さ６００μｍのシリコン（Ｓｉ）基板１上に
所定のパワーＭＯＳトランジスタのゲート、ソース領域
を形成した後（図示略）、図３（ｂ）に示す如く、表面
電極としてアルミ配線３を所定のパターンに形成する。
次に、図３（ｃ）に示すようにアルミ配線３保護用のパ
ッシベーション膜として例えば窒化シリコン（ＳｉＮ）
層５をプラズマＣＶＤ法等により形成する。
インチ、厚さ６００μｍのシリコン（Ｓｉ）基板１上に
所定のパワーＭＯＳトランジスタのゲート、ソース領域
を形成した後（図示略）、図３（ｂ）に示す如く、表面
電極としてアルミ配線３を所定のパターンに形成する。
次に、図３（ｃ）に示すようにアルミ配線３保護用のパ
ッシベーション膜として例えば窒化シリコン（ＳｉＮ）
層５をプラズマＣＶＤ法等により形成する。
【００１３】このようにしてシリコン基板１の表面側の
素子構成要素が形成されたならば、該基板１を図２に示
すスパッタリング装置に搬送し、シリコン基板１の裏面
側にＭＯＳトランジスタのドレイン電極となる金属膜を
形成する。なお、図２に示すスパッタリング装置はＤＣ
平行平板型マグネトロンスパッタリング装置であり、チ
ャンバ２３内に供給するアルゴン（Ａｒ）ガス２１の圧
力を５ｍＴｏｒｒとしてスパッタリングする。なお、Ａ
ｒガスはマスフローメーター５１を介してガス導入口５
３よりチャンバ２３内に供給される。また、Ａｒガスの
圧力はこのマスフローメータ５１によるＡｒガスの供給
量と後述する真空ポンプによる真空引きの程度により決
定される。図２において、真空ポンプはロータリーポン
プ５５、ターボポンプ５７およびクライオポンプ５９よ
り成り、真空引きは、まず、ロータリーポンプ５５によ
り粗引きを行い、ターボポンプ５７により中引きおよび
ロック室６１の真空引きを行い、クライオポンプ５９に
より本引きを行っている。
素子構成要素が形成されたならば、該基板１を図２に示
すスパッタリング装置に搬送し、シリコン基板１の裏面
側にＭＯＳトランジスタのドレイン電極となる金属膜を
形成する。なお、図２に示すスパッタリング装置はＤＣ
平行平板型マグネトロンスパッタリング装置であり、チ
ャンバ２３内に供給するアルゴン（Ａｒ）ガス２１の圧
力を５ｍＴｏｒｒとしてスパッタリングする。なお、Ａ
ｒガスはマスフローメーター５１を介してガス導入口５
３よりチャンバ２３内に供給される。また、Ａｒガスの
圧力はこのマスフローメータ５１によるＡｒガスの供給
量と後述する真空ポンプによる真空引きの程度により決
定される。図２において、真空ポンプはロータリーポン
プ５５、ターボポンプ５７およびクライオポンプ５９よ
り成り、真空引きは、まず、ロータリーポンプ５５によ
り粗引きを行い、ターボポンプ５７により中引きおよび
ロック室６１の真空引きを行い、クライオポンプ５９に
より本引きを行っている。
【００１４】図２において、まず、トランスポート２５
から搬入ロックテーブル２７がウェハを受けとり、引続
きその搬入ロックテーブル２７が下降動作をおこなうこ
とによりウェハをシャトル（図示せず）に渡す。シャト
ルは図２中点線上を移動可能に構成されており、受けと
ったウェハをまずプロセステーブル２９上に移動させ
る。ステーション１３（エッチング室）においては、プ
ロセステーブル２９が低電位に、そして、キャプチャー
３１側が高電位（具体的には接地電位）になるように高
周波電源が接続されており、この状態で７０Ｗ、１８０
秒間の条件でスパッタリングを行うことにより、イオン
化したＡｒガス（Ａｒ+）がシリコン基板１の裏面に衝
突し、裏面を約１８０Åエッチングする。このエッチン
グにより裏面側に成長した自然酸化膜や炭素などのコン
タミネーションがエッチングされる。このとき、図４に
示すように、基板裏面にはエッチングの際に受けたダメ
ージにより、アモルファスＳｉ層が存在することになる
（図示略）。なお、キャプチャー３１はシリコン表面の
汚染物（自然酸化膜など）を補集するためのものであ
る。又、図２中、３３は放電を格納するためのマグネッ
トである。
から搬入ロックテーブル２７がウェハを受けとり、引続
きその搬入ロックテーブル２７が下降動作をおこなうこ
とによりウェハをシャトル（図示せず）に渡す。シャト
ルは図２中点線上を移動可能に構成されており、受けと
ったウェハをまずプロセステーブル２９上に移動させ
る。ステーション１３（エッチング室）においては、プ
ロセステーブル２９が低電位に、そして、キャプチャー
３１側が高電位（具体的には接地電位）になるように高
周波電源が接続されており、この状態で７０Ｗ、１８０
秒間の条件でスパッタリングを行うことにより、イオン
化したＡｒガス（Ａｒ+）がシリコン基板１の裏面に衝
突し、裏面を約１８０Åエッチングする。このエッチン
グにより裏面側に成長した自然酸化膜や炭素などのコン
タミネーションがエッチングされる。このとき、図４に
示すように、基板裏面にはエッチングの際に受けたダメ
ージにより、アモルファスＳｉ層が存在することになる
（図示略）。なお、キャプチャー３１はシリコン表面の
汚染物（自然酸化膜など）を補集するためのものであ
る。又、図２中、３３は放電を格納するためのマグネッ
トである。
【００１５】次に、ウェハをシャトルによりステーショ
ン１５（Ｔｉ成膜室）に移動させ、プロセステーブル３
５上に配置する。このステーション１５においては加熱
ヒータが設置され、基板温度が３００〜５００℃の例え
ば４００℃となるように基板１を加熱する。また、プロ
セステーブル３５が高電位（具体的には接地電位）に、
そして、チタン（Ｔｉ）を含むターゲット３７側が低電
位になるように直流電源が接続されており、この状態で
２ＫＷ、７５秒間の条件でスパッタリングを行うことに
よりイオン化したＡｒガスがターゲット３７に衝突し、
ターゲット３７から飛び出したＴｉ原子がシリコン基板
１上に堆積し、約２５００Åの厚さのＴｉ膜７を形成す
る。この堆積途中において、加熱ヒータによる基板加熱
によって前述のダメージ層すなわち、アモルファスＳｉ
層は消失し、シリコン基板１とＴｉ膜７の界面には、図
３（ｄ）に示すようにＳｉ−Ｔｉのアモルファス層８が
形成される。
ン１５（Ｔｉ成膜室）に移動させ、プロセステーブル３
５上に配置する。このステーション１５においては加熱
ヒータが設置され、基板温度が３００〜５００℃の例え
ば４００℃となるように基板１を加熱する。また、プロ
セステーブル３５が高電位（具体的には接地電位）に、
そして、チタン（Ｔｉ）を含むターゲット３７側が低電
位になるように直流電源が接続されており、この状態で
２ＫＷ、７５秒間の条件でスパッタリングを行うことに
よりイオン化したＡｒガスがターゲット３７に衝突し、
ターゲット３７から飛び出したＴｉ原子がシリコン基板
１上に堆積し、約２５００Åの厚さのＴｉ膜７を形成す
る。この堆積途中において、加熱ヒータによる基板加熱
によって前述のダメージ層すなわち、アモルファスＳｉ
層は消失し、シリコン基板１とＴｉ膜７の界面には、図
３（ｄ）に示すようにＳｉ−Ｔｉのアモルファス層８が
形成される。
【００１６】次に、ウェハをシャトルによりステーショ
ン１７（Ｎｉ成膜室）に移動させ、プロセステーブル３
９上に配置する。このステーション１７においてもステ
ーション１５と同様に、プロセステーブル３９側が高電
位に、そしてニッケル（Ｎｉ）を含むターゲット４１側
が低電位になるように直流電流が接続されている。そし
て、この状態で１ＫＷ、２４０秒間の条件でスパッタリ
ングを行うことによりイオン化したＡｒガスがターゲッ
ト４１に衝突し、ターゲット４１から飛び出したＮｉ原
子が上述のＴｉ膜７上に堆積し、図３（ｅ）に示すよう
に約６０００Åの厚さのＮｉ膜９を形成する。
ン１７（Ｎｉ成膜室）に移動させ、プロセステーブル３
９上に配置する。このステーション１７においてもステ
ーション１５と同様に、プロセステーブル３９側が高電
位に、そしてニッケル（Ｎｉ）を含むターゲット４１側
が低電位になるように直流電流が接続されている。そし
て、この状態で１ＫＷ、２４０秒間の条件でスパッタリ
ングを行うことによりイオン化したＡｒガスがターゲッ
ト４１に衝突し、ターゲット４１から飛び出したＮｉ原
子が上述のＴｉ膜７上に堆積し、図３（ｅ）に示すよう
に約６０００Åの厚さのＮｉ膜９を形成する。
【００１７】そして、ウェハをシャトルによりステーシ
ョン１９（Ａｕ成膜室）に移動させ、プロセステーブル
４３上に配置する。このステーション１９においても同
様に、プロセステーブル４３側が高電位に、そして金
（Ａｕ）を含むターゲット４５側が低電位になるように
直流電源が接続されている。そして、この状態で０．５
ＫＷ、１２秒間でスパッタリングを行うことにより上述
のＮｉ膜９上にＡｕ原子を堆積し、図３（ｆ）に示すよ
うに約５００Åの厚さのＡｕ膜１１を形成する。
ョン１９（Ａｕ成膜室）に移動させ、プロセステーブル
４３上に配置する。このステーション１９においても同
様に、プロセステーブル４３側が高電位に、そして金
（Ａｕ）を含むターゲット４５側が低電位になるように
直流電源が接続されている。そして、この状態で０．５
ＫＷ、１２秒間でスパッタリングを行うことにより上述
のＮｉ膜９上にＡｕ原子を堆積し、図３（ｆ）に示すよ
うに約５００Åの厚さのＡｕ膜１１を形成する。
【００１８】このように裏面電極として裏面側にＴｉ，
Ｎｉ，Ａｕが順次形成されたウェハはシャトルにより搬
出ロックテーブル４７に渡され、さらに、搬出ロックテ
ーブルが上昇動作を行うことによりトランスポート４９
に渡され、図１に示す半導体装置が製造される。
Ｎｉ，Ａｕが順次形成されたウェハはシャトルにより搬
出ロックテーブル４７に渡され、さらに、搬出ロックテ
ーブルが上昇動作を行うことによりトランスポート４９
に渡され、図１に示す半導体装置が製造される。
【００１９】なお、上述の説明ではパワーＭＯＳトラン
ジスタの詳細構造については省略したが、この構造は公
知のＤＭＯＳ構造のものでよく、また他にバイポーラ素
子、ダイオード等であってもよい。
ジスタの詳細構造については省略したが、この構造は公
知のＤＭＯＳ構造のものでよく、また他にバイポーラ素
子、ダイオード等であってもよい。
【００２０】次に、上述の製造工程に従って製作した図
１に示す構造において、Ｓｉ−Ｔｉ間の密着のメカニズ
ムについて説明する。図５には、図３（ｄ）に示す工程
においてＴｉ膜堆積時に加熱ヒータにより設定した基板
温度と、実際にＴｉ，Ｎｉ，Ａｕの裏面電極を形成した
ときのピールテスト結果との関係を示す。また、Ｔｉ膜
堆積前にＡｒ逆スパッタによる基板裏面エッチングを行
わなかった場合のピールテスト結果も併せて示す。図５
により明らかとなるように、基板裏面を逆スパッタによ
り清浄化するとともにアモルファス化し、さらに基板温
度を３００℃以上としてＴｉ膜を堆積した場合、Ｓｉ−
Ｔｉ間の剥離は発生しておらず、強固に接合している。
しかしながら、逆スパッタ無しや、逆スパッタを行って
も基板温度を３００℃未満とした場合は膜剥離が発生し
ている。
１に示す構造において、Ｓｉ−Ｔｉ間の密着のメカニズ
ムについて説明する。図５には、図３（ｄ）に示す工程
においてＴｉ膜堆積時に加熱ヒータにより設定した基板
温度と、実際にＴｉ，Ｎｉ，Ａｕの裏面電極を形成した
ときのピールテスト結果との関係を示す。また、Ｔｉ膜
堆積前にＡｒ逆スパッタによる基板裏面エッチングを行
わなかった場合のピールテスト結果も併せて示す。図５
により明らかとなるように、基板裏面を逆スパッタによ
り清浄化するとともにアモルファス化し、さらに基板温
度を３００℃以上としてＴｉ膜を堆積した場合、Ｓｉ−
Ｔｉ間の剥離は発生しておらず、強固に接合している。
しかしながら、逆スパッタ無しや、逆スパッタを行って
も基板温度を３００℃未満とした場合は膜剥離が発生し
ている。
【００２１】これは、図６（ａ）に示すように、Ａｒの
逆スパッタ無しの場合はシリコン基板１の最表面はＳｉ
Ｏ2 となっているため、Ｔｉ膜７と反応せず、従って膜
剥離が発生する。一方、Ａｒの逆スパッタを行った場
合、シリコン基板１の最表面には自然酸化膜ＳｉＯ2 は
存在していないがその除去による逆スパッタのダメージ
が残存しており、最表面はアモルファスＳｉとなってい
る。ここで、Ｓｉ／Ｔｉ界面において本来５５０℃以上
でないとチタンシリサイドによる強固な接合は得られな
いが、Ｔｉ膜７堆積時の基板温度を３００℃以上とすれ
ば、この逆スパッタ時のダメージであるアモルファスＳ
ｉ層とＴｉが反応し、図６（ｃ）に示すように、低温で
あっても該界面に強い結合層、Ｓｉ−Ｔｉのアモルファ
ス層８が容易に形成され、そのため密着力は高くなり膜
剥離が発生しないと考察される。しかしながら、基板温
度が３００℃未満の場合は、逆にこのアモルファスＳｉ
層の存在により強度が低下し、膜剥離が発生するものと
考えられる。
逆スパッタ無しの場合はシリコン基板１の最表面はＳｉ
Ｏ2 となっているため、Ｔｉ膜７と反応せず、従って膜
剥離が発生する。一方、Ａｒの逆スパッタを行った場
合、シリコン基板１の最表面には自然酸化膜ＳｉＯ2 は
存在していないがその除去による逆スパッタのダメージ
が残存しており、最表面はアモルファスＳｉとなってい
る。ここで、Ｓｉ／Ｔｉ界面において本来５５０℃以上
でないとチタンシリサイドによる強固な接合は得られな
いが、Ｔｉ膜７堆積時の基板温度を３００℃以上とすれ
ば、この逆スパッタ時のダメージであるアモルファスＳ
ｉ層とＴｉが反応し、図６（ｃ）に示すように、低温で
あっても該界面に強い結合層、Ｓｉ−Ｔｉのアモルファ
ス層８が容易に形成され、そのため密着力は高くなり膜
剥離が発生しないと考察される。しかしながら、基板温
度が３００℃未満の場合は、逆にこのアモルファスＳｉ
層の存在により強度が低下し、膜剥離が発生するものと
考えられる。
【００２２】このように、上記一実施例によれば、Ｔｉ
膜７堆積前にＡｒの逆スパッタによる基板最表面の清浄
化の後に、基板温度を３００℃以上５００℃以下にして
裏面電極を形成するようにしているため、Ｓｉ基板１上
へのＴｉ堆積過程においてＳｉ基板最表面に存在するア
モルファスＳｉ層とＴｉが容易に反応してＳｉ−Ｔｉの
アモルファス層を形成し、Ｓｉ−Ｔｉ間の接合をＮｉ膜
９の膜応力に対して充分強固にすることができる。ま
た、その際に基板裏面に特別な凹凸形状を形成する必要
もなく、工程が増加することもない。さらに、基板裏面
の自然酸化膜除去に際して、ＨＦ系エッチャントによる
エッチングでなくＡｒの逆スパッタを利用するようにし
ているため、工程が増えることもなく、また炭素等有機
物のコンタミネーションの除去も施すことができる。さ
らに、Ｔｉ−Ｓｉアモルファス層にて高い密着力が得ら
れているため、Ｔｉ／Ｎｉ／Ａｕ成膜後に熱処理して密
着力の向上を図る必要もなく、従って、該熱処理による
工程数の増加、並びにＮｉがＡｕ層を突き抜け最表面に
拡散・酸化することによるはんだぬれ不良を招くことも
防止でき、また、該熱処理が原因でＴｉ／Ｎｉ間にボイ
ドの多い合金層が形成され強度が低下することも、ウェ
ハの反りが大きくなることも防止できる。そして、Ｔｉ
堆積時の基板温度を５００℃以下としているため、Ｓｉ
基板表面側に形成したＡｌ電極が熱劣化することもな
い。
膜７堆積前にＡｒの逆スパッタによる基板最表面の清浄
化の後に、基板温度を３００℃以上５００℃以下にして
裏面電極を形成するようにしているため、Ｓｉ基板１上
へのＴｉ堆積過程においてＳｉ基板最表面に存在するア
モルファスＳｉ層とＴｉが容易に反応してＳｉ−Ｔｉの
アモルファス層を形成し、Ｓｉ−Ｔｉ間の接合をＮｉ膜
９の膜応力に対して充分強固にすることができる。ま
た、その際に基板裏面に特別な凹凸形状を形成する必要
もなく、工程が増加することもない。さらに、基板裏面
の自然酸化膜除去に際して、ＨＦ系エッチャントによる
エッチングでなくＡｒの逆スパッタを利用するようにし
ているため、工程が増えることもなく、また炭素等有機
物のコンタミネーションの除去も施すことができる。さ
らに、Ｔｉ−Ｓｉアモルファス層にて高い密着力が得ら
れているため、Ｔｉ／Ｎｉ／Ａｕ成膜後に熱処理して密
着力の向上を図る必要もなく、従って、該熱処理による
工程数の増加、並びにＮｉがＡｕ層を突き抜け最表面に
拡散・酸化することによるはんだぬれ不良を招くことも
防止でき、また、該熱処理が原因でＴｉ／Ｎｉ間にボイ
ドの多い合金層が形成され強度が低下することも、ウェ
ハの反りが大きくなることも防止できる。そして、Ｔｉ
堆積時の基板温度を５００℃以下としているため、Ｓｉ
基板表面側に形成したＡｌ電極が熱劣化することもな
い。
【００２３】なお、上記一実施例ではウェハ表面にオー
ミックコンタクトをとるためにＴｉ層７を形成した例を
示したが、このＴｉの代わりに例えばクロム（Ｃｒ），
バナジウム（Ｖ）等を形成するようにしてもよい。ま
た、Ｔｉ層の厚さは２５００Åに限らず、１０００〜４
０００Åの範囲でもよい。また、Ｎｉ層の厚さも６００
０Åに限らず、２０００〜１００００Åの範囲でもよ
い。
ミックコンタクトをとるためにＴｉ層７を形成した例を
示したが、このＴｉの代わりに例えばクロム（Ｃｒ），
バナジウム（Ｖ）等を形成するようにしてもよい。ま
た、Ｔｉ層の厚さは２５００Åに限らず、１０００〜４
０００Åの範囲でもよい。また、Ｎｉ層の厚さも６００
０Åに限らず、２０００〜１００００Åの範囲でもよ
い。
【００２４】また、上記一実施例ではＴｉ膜７のみなら
ずＮｉ膜９、Ａｕ膜１１もＴｉ膜７堆積と同じ基板温度
で形成するようにしたものを示したが、Ｎｉ膜９を特開
平２−１６７８９０号公報に示す如く、Ａｒ圧力を１２
ｍＴｏｒｒ以上、基板温度を１００〜２５０℃の範囲と
して、その膜応力を３ｘ１０8 Ｎ／ｍ2 以下とすれば、
本発明の効果は更に向上するものと考えられる。
ずＮｉ膜９、Ａｕ膜１１もＴｉ膜７堆積と同じ基板温度
で形成するようにしたものを示したが、Ｎｉ膜９を特開
平２−１６７８９０号公報に示す如く、Ａｒ圧力を１２
ｍＴｏｒｒ以上、基板温度を１００〜２５０℃の範囲と
して、その膜応力を３ｘ１０8 Ｎ／ｍ2 以下とすれば、
本発明の効果は更に向上するものと考えられる。
【図１】本発明一実施例を適用して製造した半導体装置
（ＤＭＯＳ素子）を示す縦断面図である。
（ＤＭＯＳ素子）を示す縦断面図である。
【図２】本発明一実施例において使用したスパッタリン
グ装置構造図である。
グ装置構造図である。
【図３】図（ａ）〜図（ｆ）は本発明一実施例により製
造される積層金属電極をその製造工程順に模式的に示す
断面図である。
造される積層金属電極をその製造工程順に模式的に示す
断面図である。
【図４】Ａｒの逆スパッタリング前後においてシリコン
基板表面に存在するアモルファスＳｉ層の厚さを示す図
である。
基板表面に存在するアモルファスＳｉ層の厚さを示す図
である。
【図５】基板温度とＴｉ−Ｓｉ間剥離面積率との関係を
示す特性図である。
示す特性図である。
【図６】Ｓｉ／Ｔｉ界面の接合メカニズムを説明する図
である。
である。
１ シリコン基板
７ Ｔｉ膜
８ Ｓｉ−Ｔｉアモルファス層
９ Ｎｉ膜
１１ Ａｕ膜
２１ アルゴンガス
Claims (5)
- 【請求項１】 シリコン基板表面に基板に対して不活性
なガスイオンを衝突させ、該シリコン基板表面に成長し
た自然酸化膜を除去するとともに、最表面をアモルファ
ス化する第１工程と、 該シリコン基板表面にコンタクト金属膜を３００℃以上
の所定の基板温度にて形成する第２工程と、 該コンタクト金属膜上に密着用金属としてニッケル膜を
形成する第３工程とを含むことを特徴とする半導体装置
の電極形成方法。 - 【請求項２】 前記第３工程に続いて、前記ニッケル膜
上に最終電極を形成する第４工程を具備することを特徴
とする請求項１記載の半導体装置の電極形成方法。 - 【請求項３】 前記コンタクト金属膜は、チタン，バナ
ジウム，クロムのうち何れかであることを特徴とする請
求項１又は２に記載の半導体装置の電極形成方法。 - 【請求項４】 前記コンタクト金属膜を形成する所定の
基板温度は、５００℃以下であることを特徴とする請求
項１乃至３の何れかに記載の半導体装置の電極形成方
法。 - 【請求項５】 前記基板に不活性なガスイオンはアルゴ
ンであることを特徴とする請求項１乃至４の何れかに記
載の半導体装置の電極形成方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176870A JP3127494B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の電極形成方法 |
| EP92112175A EP0523701B1 (en) | 1991-07-17 | 1992-07-16 | Method of forming electrodes of semiconductor device |
| DE69223868T DE69223868T2 (de) | 1991-07-17 | 1992-07-16 | Verfahren zur Herstellung von Elektroden eines Halbleiterbauelements |
| US07/914,623 US5360765A (en) | 1991-07-17 | 1992-07-17 | Method of forming electrodes of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03176870A JP3127494B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の電極形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521372A true JPH0521372A (ja) | 1993-01-29 |
| JP3127494B2 JP3127494B2 (ja) | 2001-01-22 |
Family
ID=16021238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03176870A Expired - Fee Related JP3127494B2 (ja) | 1991-07-17 | 1991-07-17 | 半導体装置の電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127494B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194514A (ja) * | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| KR100903790B1 (ko) * | 2006-10-27 | 2009-06-19 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조방법 |
| JP2010021171A (ja) * | 2008-07-08 | 2010-01-28 | Renesas Technology Corp | 半導体装置の製造方法およびそれに用いる半導体製造装置 |
| JP2013211503A (ja) * | 2012-03-30 | 2013-10-10 | Fuji Electric Co Ltd | ＳｉＣ半導体デバイス |
| JP2015204301A (ja) * | 2014-04-10 | 2015-11-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
-
1991
- 1991-07-17 JP JP03176870A patent/JP3127494B2/ja not_active Expired - Fee Related
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007194514A (ja) * | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US8183144B2 (en) | 2006-01-23 | 2012-05-22 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
| KR100903790B1 (ko) * | 2006-10-27 | 2009-06-19 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 및 그 제조방법 |
| US7768101B2 (en) | 2006-10-27 | 2010-08-03 | Mitsubishi Electric Corporation | Semiconductor device having an insulated gate bipolar transistor and a free wheel diode |
| JP2010021171A (ja) * | 2008-07-08 | 2010-01-28 | Renesas Technology Corp | 半導体装置の製造方法およびそれに用いる半導体製造装置 |
| JP2013211503A (ja) * | 2012-03-30 | 2013-10-10 | Fuji Electric Co Ltd | ＳｉＣ半導体デバイス |
| JP2015204301A (ja) * | 2014-04-10 | 2015-11-16 | 三菱電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9755037B2 (en) | 2014-04-10 | 2017-09-05 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3127494B2 (ja) | 2001-01-22 |
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