JPH05206827A - Ｅｃｌ／ｃｍｏｓ変換回路 - Google Patents
Ｅｃｌ／ｃｍｏｓ変換回路Info
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- JPH05206827A JPH05206827A JP4034328A JP3432892A JPH05206827A JP H05206827 A JPH05206827 A JP H05206827A JP 4034328 A JP4034328 A JP 4034328A JP 3432892 A JP3432892 A JP 3432892A JP H05206827 A JPH05206827 A JP H05206827A
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- ecl
- power supply
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Abstract
(57)【要約】
【目的】 素子数が少なく、スタンバイ時に余分な電流
が流れないＥＣＬ／ＣＭＯＳ変換回路を得ること。 【構成】 ＥＣＬ回路１００における、第１の電源１側
に接続された入力差動対３，４のコレクタ抵抗Ｒ9 ，Ｒ
10あるいは次段のカレントミラー部１６，１７のトラン
ジスタ１１，１２のエミッタにそれぞれ接続された抵抗
Ｒ13，Ｒ14のバランスをズラすことにより、スタンバイ
時のＣＭＯＳ回路３００の点Ｄの出力電位を固定するよ
うにスイッチング回路２００を構成した。
が流れないＥＣＬ／ＣＭＯＳ変換回路を得ること。 【構成】 ＥＣＬ回路１００における、第１の電源１側
に接続された入力差動対３，４のコレクタ抵抗Ｒ9 ，Ｒ
10あるいは次段のカレントミラー部１６，１７のトラン
ジスタ１１，１２のエミッタにそれぞれ接続された抵抗
Ｒ13，Ｒ14のバランスをズラすことにより、スタンバイ
時のＣＭＯＳ回路３００の点Ｄの出力電位を固定するよ
うにスイッチング回路２００を構成した。
Description
【０００１】
【産業上の利用分野】この発明はＥＣＬ／ＣＭＯＳ変換
回路に関し、特に素子数が少なく，余分な電流が流れな
いＥＣＬ／ＣＭＯＳ変換回路に関するものである。
回路に関し、特に素子数が少なく，余分な電流が流れな
いＥＣＬ／ＣＭＯＳ変換回路に関するものである。
【０００２】
【従来の技術】図３は従来のＥＣＬ／ＣＭＯＳ変換回路
の回路構成を示す図であり、図において、１は第１の電
源であり、該第１の電源１側にそのコレクタがそれぞれ
抵抗９，１０を介して接続されるとともに、互いに接続
されたエミッタがスイッチ６を介して共通の定電流源５
に接続され、かつそのベースが差動入力対３，４とな
り、さらにカレントミラー部１６，１７の第１の電源１
側の２つのトランジスタ１１，１２のエミッタにそれぞ
れ接続された抵抗１３，１４を有するＥＣＬ回路４００
と，上記第１の電源１と第２の電源２との間に２つの電
界効果トランジスタ２６，２７が直列に接続されてなる
ＣＭＯＳ回路６００と、上記ＥＣＬ回路４００の出力を
受けて上記ＣＭＯＳ回路６００の入力前段のノード点Ｄ
の電位を変化させるスイッチング回路５００とから構成
されている。
の回路構成を示す図であり、図において、１は第１の電
源であり、該第１の電源１側にそのコレクタがそれぞれ
抵抗９，１０を介して接続されるとともに、互いに接続
されたエミッタがスイッチ６を介して共通の定電流源５
に接続され、かつそのベースが差動入力対３，４とな
り、さらにカレントミラー部１６，１７の第１の電源１
側の２つのトランジスタ１１，１２のエミッタにそれぞ
れ接続された抵抗１３，１４を有するＥＣＬ回路４００
と，上記第１の電源１と第２の電源２との間に２つの電
界効果トランジスタ２６，２７が直列に接続されてなる
ＣＭＯＳ回路６００と、上記ＥＣＬ回路４００の出力を
受けて上記ＣＭＯＳ回路６００の入力前段のノード点Ｄ
の電位を変化させるスイッチング回路５００とから構成
されている。
【０００３】また上記入力端子３，４はＥＣＬレベルの
信号が入力され、上記スイッチ６，３１はスタンバイ時
に動作する。３２はスタンバイ時にＭＯＳトランジスタ
２６，２７のゲート端子をＶｃｃにプルアップするため
の抵抗であり、２８は内部のゲートへの信号を出力する
出力端子である。
信号が入力され、上記スイッチ６，３１はスタンバイ時
に動作する。３２はスタンバイ時にＭＯＳトランジスタ
２６，２７のゲート端子をＶｃｃにプルアップするため
の抵抗であり、２８は内部のゲートへの信号を出力する
出力端子である。
【０００４】また図４(a) 〜(g) はＥＣＬ／ＣＭＯＳ変
換回路の動作を示すタイミングチャート図である。
換回路の動作を示すタイミングチャート図である。
【０００５】次に動作について説明する。通常の動作時
にはスイッチ６はｏｎ，スイッチ３１はｏｐｅｎとなっ
ており、この時に入力端子３に“Ｌ”，入力端子４に
“Ｈ”の入力が入った時Ｔr ７はｏｆｆ，Ｔr ８はｏｎ
し、Ａ点は図４(c) に示すようにＶｃｃ−Ｉ・Ｒ10，Ｂ
点は図４(d) に示すようにＶｃｃ−Ｉ・Ｒ9 となる。こ
の時Ｃ点の電位は図４(e) に示すように
にはスイッチ６はｏｎ，スイッチ３１はｏｐｅｎとなっ
ており、この時に入力端子３に“Ｌ”，入力端子４に
“Ｈ”の入力が入った時Ｔr ７はｏｆｆ，Ｔr ８はｏｎ
し、Ａ点は図４(c) に示すようにＶｃｃ−Ｉ・Ｒ10，Ｂ
点は図４(d) に示すようにＶｃｃ−Ｉ・Ｒ9 となる。こ
の時Ｃ点の電位は図４(e) に示すように
【０００６】
【数１】
【０００７】となる。通常この時のＣ点の電位は２ＶBE
より大きくなるように設計されるので、Ｔr １８，Ｔr
２５がｏｎし、Ｔr ２３ はｏｆｆすることによってＤ
点は図４(f) に示すように“Ｌ”となり、ＣＭＯＳ出
力, 即ち出力端子２８の出力は図４(g) に示すように
“Ｈ”となる。また、入力端子３が“Ｈ”，入力端子４
が“Ｌ”の入力時を説明するとＣ点は
より大きくなるように設計されるので、Ｔr １８，Ｔr
２５がｏｎし、Ｔr ２３ はｏｆｆすることによってＤ
点は図４(f) に示すように“Ｌ”となり、ＣＭＯＳ出
力, 即ち出力端子２８の出力は図４(g) に示すように
“Ｈ”となる。また、入力端子３が“Ｈ”，入力端子４
が“Ｌ”の入力時を説明するとＣ点は
【０００８】
【数２】
【０００９】となり、この時のＣ点の電位は２ＶBEより
十分小さく選ばれるのでＴr １８はｏｆｆし、Ｔr ２３
がｏｎ，Ｔr ２５はｏｆｆする。よってＤ点は“Ｈ”と
なりＣＭＯＳ出力, 即ち出力端子２８の出力は“Ｌ”と
なる。
十分小さく選ばれるのでＴr １８はｏｆｆし、Ｔr ２３
がｏｎ，Ｔr ２５はｏｆｆする。よってＤ点は“Ｈ”と
なりＣＭＯＳ出力, 即ち出力端子２８の出力は“Ｌ”と
なる。
【００１０】次にスタンバイ時の動作について説明す
る。スタンバイとはＶｃｃはｏｎしたままで消費電流を
小さくするモードであり、この時スイッチ６はｏｐｅ
ｎ，スイッチ３１はｏｎする。するとＣ点の電位はＶBE
となり、Ｔr １８，Ｔr ２５はｏｆｆする。またＴr １
８のコレクタ電位もＶBEとなり、Ｔr ２３もｏｆｆす
る。この時Ｄ点の電位が不定となるのを防ぐため、プル
アップ抵抗Ｒ３２でＶｃｃにプルアップしていて、Ｄ点
の電位は約Ｖｃｃとなる。もし、Ｄ点の電位が不安定で
あると、ＮｃｈＴr ２７，ＰｃｈＴr ２６の両方がｏｎ
し、貫通電流が数ｍＡ程度流れてしまうため、スタンバ
イとならない。
る。スタンバイとはＶｃｃはｏｎしたままで消費電流を
小さくするモードであり、この時スイッチ６はｏｐｅ
ｎ，スイッチ３１はｏｎする。するとＣ点の電位はＶBE
となり、Ｔr １８，Ｔr ２５はｏｆｆする。またＴr １
８のコレクタ電位もＶBEとなり、Ｔr ２３もｏｆｆす
る。この時Ｄ点の電位が不定となるのを防ぐため、プル
アップ抵抗Ｒ３２でＶｃｃにプルアップしていて、Ｄ点
の電位は約Ｖｃｃとなる。もし、Ｄ点の電位が不安定で
あると、ＮｃｈＴr ２７，ＰｃｈＴr ２６の両方がｏｎ
し、貫通電流が数ｍＡ程度流れてしまうため、スタンバ
イとならない。
【００１１】
【発明が解決しようとする課題】従来のＥＣＬ／ＴＴＬ
装置におけるＥＣＬ／ＣＭＯＳ変換回路は以上のように
構成されているので、素子数が多く、またスタンバイ時
にダイオード（２９，３０）を通じて余分な電流が流れ
てしまうという問題点があった。
装置におけるＥＣＬ／ＣＭＯＳ変換回路は以上のように
構成されているので、素子数が多く、またスタンバイ時
にダイオード（２９，３０）を通じて余分な電流が流れ
てしまうという問題点があった。
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、素子数を減ららすことができる
とともに、スタンバイ時の消費電流を最小にできるＥＣ
Ｌ／ＣＭＯＳ回路を得ることを目的としている。
ためになされたもので、素子数を減ららすことができる
とともに、スタンバイ時の消費電流を最小にできるＥＣ
Ｌ／ＣＭＯＳ回路を得ることを目的としている。
【００１３】
【課題を解決するための手段】この発明に係るＥＣＬ／
ＣＭＯＳ変換回路は、第１の電源側にそのコレクタがそ
れぞれ抵抗を介して接続されるとともに、互いに接続さ
れたエミッタが共通の定電流源に接続され、かつそのベ
ースが差動入力対となり、さらにカレントミラー部の一
対のトランジスタと，第１の電源側の上記差動入力対の
コレクタのそれぞれがそのベース入力となっている２つ
のトランジスタのエミッタとの間にそれぞれ接続された
抵抗を有するＥＣＬ回路と、上記第１の電源と第２の電
源との間に２つの電界効果トランジスタが直列に接続さ
れてなるＣＭＯＳ回路と、上記ＥＣＬ回路の出力を受け
て上記ＣＭＯＳ回路の入力前段のノードの電位を変化さ
せるスイッチング回路とを有し、上記ＥＣＬ回路のトラ
ンジスタのコレクタにそれぞれ接続された抵抗の値，ま
たは上記カレントミラー部のトランジスタのエミッタに
それぞれ接続された抵抗の値を異ならせて、上記定電流
源が切り離されたスタンバイ時に、上記ＣＭＯＳ回路の
入力前段ノードに第１または第２の電源からの電位を供
給して上記入力前段ノードを固定するように上記スイッ
チング回路を構成したものである。
ＣＭＯＳ変換回路は、第１の電源側にそのコレクタがそ
れぞれ抵抗を介して接続されるとともに、互いに接続さ
れたエミッタが共通の定電流源に接続され、かつそのベ
ースが差動入力対となり、さらにカレントミラー部の一
対のトランジスタと，第１の電源側の上記差動入力対の
コレクタのそれぞれがそのベース入力となっている２つ
のトランジスタのエミッタとの間にそれぞれ接続された
抵抗を有するＥＣＬ回路と、上記第１の電源と第２の電
源との間に２つの電界効果トランジスタが直列に接続さ
れてなるＣＭＯＳ回路と、上記ＥＣＬ回路の出力を受け
て上記ＣＭＯＳ回路の入力前段のノードの電位を変化さ
せるスイッチング回路とを有し、上記ＥＣＬ回路のトラ
ンジスタのコレクタにそれぞれ接続された抵抗の値，ま
たは上記カレントミラー部のトランジスタのエミッタに
それぞれ接続された抵抗の値を異ならせて、上記定電流
源が切り離されたスタンバイ時に、上記ＣＭＯＳ回路の
入力前段ノードに第１または第２の電源からの電位を供
給して上記入力前段ノードを固定するように上記スイッ
チング回路を構成したものである。
【００１４】また、この発明に係るＥＣＬ／ＣＭＯＳ変
換回路は、第１の電源側にそのコレクタがそれぞれ抵抗
を介して接続されるとともに、互いに接続されたエミッ
タが共通の定電流源に接続され、かつそのベースが差動
入力対となり、さらにカレントミラー部の一対のトラン
ジスタと，第１の電源側の上記差動入力対のコレクタの
それぞれがそのベース入力となっている２つのトランジ
スタのエミッタとの間にそれぞれ接続された抵抗を有す
るＥＣＬ回路と，上記第１の電源と第２の電源との間に
２つの電界効果トランジスタが直列に接続されてなるＣ
ＭＯＳ回路と、上記ＥＣＬ回路の出力を受けて上記ＣＭ
ＯＳ回路の入力前段のノードの電位を変化させるスイッ
チング回路とを有し、上記ＥＣＬ回路のトランジスタの
コレクタにそれぞれ接続された抵抗の値、上記カレント
ミラー部のトランジスタのエミッタにそれぞれ接続され
た抵抗の値は同じとして、ＥＣＬレベルの信号が入力さ
れる差動対の信号を次段の上記カレントミラー部にここ
でのダイオードを削除してトランジスタと抵抗のみを介
して接続するようにしたものである。
換回路は、第１の電源側にそのコレクタがそれぞれ抵抗
を介して接続されるとともに、互いに接続されたエミッ
タが共通の定電流源に接続され、かつそのベースが差動
入力対となり、さらにカレントミラー部の一対のトラン
ジスタと，第１の電源側の上記差動入力対のコレクタの
それぞれがそのベース入力となっている２つのトランジ
スタのエミッタとの間にそれぞれ接続された抵抗を有す
るＥＣＬ回路と，上記第１の電源と第２の電源との間に
２つの電界効果トランジスタが直列に接続されてなるＣ
ＭＯＳ回路と、上記ＥＣＬ回路の出力を受けて上記ＣＭ
ＯＳ回路の入力前段のノードの電位を変化させるスイッ
チング回路とを有し、上記ＥＣＬ回路のトランジスタの
コレクタにそれぞれ接続された抵抗の値、上記カレント
ミラー部のトランジスタのエミッタにそれぞれ接続され
た抵抗の値は同じとして、ＥＣＬレベルの信号が入力さ
れる差動対の信号を次段の上記カレントミラー部にここ
でのダイオードを削除してトランジスタと抵抗のみを介
して接続するようにしたものである。
【００１５】
【作用】この発明においては、第１の電源側にそれぞれ
接続された，ＥＣＬ回路におけるトランジスタのコレク
タにそれぞれ接続された抵抗の値，または上記ＥＣＬ回
路におけるカレントミラー部のトランジスタのエミッタ
にそれぞれ接続された抵抗の値を異ならせて、上記定電
流源が切り離されたスタンバイ時に、ＣＭＯＳ回路の入
力前段ノードに第１または第２の電源からの電位を供給
して上記入力前段ノードを固定するようにスイッチング
回路を構成したので、上記抵抗値を変えることにより、
スタンバイ時に余分な消費電流を流さずに出力電位を固
定することができる。
接続された，ＥＣＬ回路におけるトランジスタのコレク
タにそれぞれ接続された抵抗の値，または上記ＥＣＬ回
路におけるカレントミラー部のトランジスタのエミッタ
にそれぞれ接続された抵抗の値を異ならせて、上記定電
流源が切り離されたスタンバイ時に、ＣＭＯＳ回路の入
力前段ノードに第１または第２の電源からの電位を供給
して上記入力前段ノードを固定するようにスイッチング
回路を構成したので、上記抵抗値を変えることにより、
スタンバイ時に余分な消費電流を流さずに出力電位を固
定することができる。
【００１６】また、この発明においては、第１の電源側
にそれぞれ接続された，ＥＣＬ回路におけるトランジス
タのコレクタにそれぞれ接続された抵抗の値、上記ＥＣ
Ｌ回路におけるカレントミラー部のトランジスタのエミ
ッタにそれぞれ接続された抵抗の値は同じとして、ＥＣ
Ｌレベルの信号が入力される差動対の信号を次段の上記
カレントミラー部にここでのダイオードを削除してトラ
ンジスタと抵抗のみを介して接続したので、スタンバイ
時に余分な電流を流さずに出力電位を固定することがで
きる。
にそれぞれ接続された，ＥＣＬ回路におけるトランジス
タのコレクタにそれぞれ接続された抵抗の値、上記ＥＣ
Ｌ回路におけるカレントミラー部のトランジスタのエミ
ッタにそれぞれ接続された抵抗の値は同じとして、ＥＣ
Ｌレベルの信号が入力される差動対の信号を次段の上記
カレントミラー部にここでのダイオードを削除してトラ
ンジスタと抵抗のみを介して接続したので、スタンバイ
時に余分な電流を流さずに出力電位を固定することがで
きる。
【００１７】
【実施例】以下、この発明の一実施例を図について説明
する。図１は本発明の一実施例によるＥＣＬ／ＣＭＯＳ
変換回路の回路構成を示す図であり、図において、１は
第１の電源であり、該第１の電源１側にそのコレクタが
それぞれ抵抗９，１０を介して接続されるとともに、互
いに接続されたエミッタがスイッチ６を介して共通の定
電流源５に接続され、かつそのベースが差動入力対３，
４となり、さらにカレントミラー部１６，１７の第１の
電源１側の２つのトランジスタ１１，１２のエミッタに
それぞれ接続された抵抗１３，１４を有するＥＣＬ回路
１００と，上記第１の電源１と第２の電源２との間に２
つの電界効果トランジスタ２６，２７が直列に接続され
てなるＣＭＯＳ回路３００と、上記ＥＣＬ回路１００の
出力を受けて上記ＣＭＯＳ回路３００の入力前段のノー
ドの点Ｄの電位を変化させるスイッチング回路２００と
から構成されている。
する。図１は本発明の一実施例によるＥＣＬ／ＣＭＯＳ
変換回路の回路構成を示す図であり、図において、１は
第１の電源であり、該第１の電源１側にそのコレクタが
それぞれ抵抗９，１０を介して接続されるとともに、互
いに接続されたエミッタがスイッチ６を介して共通の定
電流源５に接続され、かつそのベースが差動入力対３，
４となり、さらにカレントミラー部１６，１７の第１の
電源１側の２つのトランジスタ１１，１２のエミッタに
それぞれ接続された抵抗１３，１４を有するＥＣＬ回路
１００と，上記第１の電源１と第２の電源２との間に２
つの電界効果トランジスタ２６，２７が直列に接続され
てなるＣＭＯＳ回路３００と、上記ＥＣＬ回路１００の
出力を受けて上記ＣＭＯＳ回路３００の入力前段のノー
ドの点Ｄの電位を変化させるスイッチング回路２００と
から構成されている。
【００１８】また１８はカレントミラー部１６，１７を
通じて入力された信号を出力Ｔｒ２３，２５に伝えるよ
うに働き、２６，２７はバイポーラ出力Ｔｒ２３，２５
からの信号をＣＭＯＳ内部ゲートに伝えるＣＭＯＳトラ
ンジスタである。
通じて入力された信号を出力Ｔｒ２３，２５に伝えるよ
うに働き、２６，２７はバイポーラ出力Ｔｒ２３，２５
からの信号をＣＭＯＳ内部ゲートに伝えるＣＭＯＳトラ
ンジスタである。
【００１９】次に動作について説明する。通常の動作時
には、図１のスイッチ６はｏｎとなるので、従来例で説
明した図３に示すＥＣＬ／ＣＭＯＳ変換回路と同じ動作
を行なうので、説明は省略する。
には、図１のスイッチ６はｏｎとなるので、従来例で説
明した図３に示すＥＣＬ／ＣＭＯＳ変換回路と同じ動作
を行なうので、説明は省略する。
【００２０】スタンバイ時の動作についてのみ説明す
る。スタンバイ時には、スイッチ６はｏｐｅｎとなるの
でＴr ７，８共にオフとなり、Ａ点，Ｂ点の電位はそれ
ぞれＶｃｃ−Ｒ10・ＩB11 ，Ｖｃｃ−Ｒ9 ・ＩB12 とな
り、（Ｔr １１，１２のベース電流×Ｒ9 ，Ｒ10の抵抗
値）だけＶｃｃより電圧降下する。今、Ｒ9 ＞Ｒ10と設
定してやれば、Ｒ13＝Ｒ14とすると、
る。スタンバイ時には、スイッチ６はｏｐｅｎとなるの
でＴr ７，８共にオフとなり、Ａ点，Ｂ点の電位はそれ
ぞれＶｃｃ−Ｒ10・ＩB11 ，Ｖｃｃ−Ｒ9 ・ＩB12 とな
り、（Ｔr １１，１２のベース電流×Ｒ9 ，Ｒ10の抵抗
値）だけＶｃｃより電圧降下する。今、Ｒ9 ＞Ｒ10と設
定してやれば、Ｒ13＝Ｒ14とすると、
【００２１】
【数３】
【００２２】ＩB11 約＝ＩB12 ，Ｒ9 ＞Ｒ10であるから
Ｒ10・ＩB11 −Ｒ9 ・ＩB12 ＋２ＶBE＜２ＶBEが成立す
る。
Ｒ10・ＩB11 −Ｒ9 ・ＩB12 ＋２ＶBE＜２ＶBEが成立す
る。
【００２３】よってこの時Ｔｒ１８，２５はｏｆｆにす
るため、Ｔｒ２３がｏｎし、Ｄ点は“Ｈ”となり、出力
端子２８は“Ｌ”に固定することが可能となる。この時
に通常の動作以上の電流が、回路を流れることはない。
るため、Ｔｒ２３がｏｎし、Ｄ点は“Ｈ”となり、出力
端子２８は“Ｌ”に固定することが可能となる。この時
に通常の動作以上の電流が、回路を流れることはない。
【００２４】なお、上記実施例ではＲ9 ＞Ｒ10と設定し
たが、Ｒ13＜Ｒ14でも同様の効果が得られる。この時Ｒ
9 ・ＩB12 ＝Ｒ10・ＩB11 ＝△Ｖとする。
たが、Ｒ13＜Ｒ14でも同様の効果が得られる。この時Ｒ
9 ・ＩB12 ＝Ｒ10・ＩB11 ＝△Ｖとする。
【００２５】
【数４】
【００２６】とすると Ｖｃｃ−Ｒ9 ・ＩB12 −ＶBE−ＡＶｃｃ＋ＡＲ10・ＩB11 ＋３ＡＶBE＝Ｖｃｃ（ １−Ａ）＋△Ｖ（Ａ−１）＋ＶBE（３Ａ−１） 上記式の値を２ＶBE未満に設定すればＴr １８，２５は
ｏｆｆし、出力点Ｄ及び出力端子２８の電位を固定する
ことができる。
ｏｆｆし、出力点Ｄ及び出力端子２８の電位を固定する
ことができる。
【００２７】このように本実施例では、第１の電源側に
そのコレクタがそれぞれ抵抗を介して接続されるととも
に、互いに接続されたエミッタが共通の定電流源に接続
され、かつそのベースが差動入力対となり、さらにカレ
ントミラー部の一対のトランジスタと，第１の電源側の
上記差動入力対のコレクタのそれぞれがそのベース入力
となっている２つのトランジスタのエミッタとの間にそ
れぞれ接続された抵抗を有するＥＣＬ回路と，上記第１
の電源と第２の電源との間に２つの電界効果トランジス
タが直列に接続されてなるＣＭＯＳ回路と、上記ＥＣＬ
回路の出力を受けて上記ＣＭＯＳ回路の入力前段のノー
ドの電位を変化させるスイッチング回路とを有し、上記
ＥＣＬ回路のトランジスタのコレクタにそれぞれ接続さ
れた抵抗の値，または上記カレントミラー部のトランジ
スタのエミッタにそれぞれ接続された抵抗の値を異なら
せて、上記定電流源が切り離されたスタンバイ時に、上
記ＣＭＯＳ回路の入力前段ノードに第１または第２の電
源からの電位を供給して上記入力前段ノードを固定する
ように上記スイッチング回路を構成したので、上記抵抗
値を変えることにより、スタンバイ時に余分な消費電流
を流さずに出力電位を固定することができる。
そのコレクタがそれぞれ抵抗を介して接続されるととも
に、互いに接続されたエミッタが共通の定電流源に接続
され、かつそのベースが差動入力対となり、さらにカレ
ントミラー部の一対のトランジスタと，第１の電源側の
上記差動入力対のコレクタのそれぞれがそのベース入力
となっている２つのトランジスタのエミッタとの間にそ
れぞれ接続された抵抗を有するＥＣＬ回路と，上記第１
の電源と第２の電源との間に２つの電界効果トランジス
タが直列に接続されてなるＣＭＯＳ回路と、上記ＥＣＬ
回路の出力を受けて上記ＣＭＯＳ回路の入力前段のノー
ドの電位を変化させるスイッチング回路とを有し、上記
ＥＣＬ回路のトランジスタのコレクタにそれぞれ接続さ
れた抵抗の値，または上記カレントミラー部のトランジ
スタのエミッタにそれぞれ接続された抵抗の値を異なら
せて、上記定電流源が切り離されたスタンバイ時に、上
記ＣＭＯＳ回路の入力前段ノードに第１または第２の電
源からの電位を供給して上記入力前段ノードを固定する
ように上記スイッチング回路を構成したので、上記抵抗
値を変えることにより、スタンバイ時に余分な消費電流
を流さずに出力電位を固定することができる。
【００２８】なお上記実施例では、抵抗値を変えること
により、スタンバイ時に余分な消費電流を流さずに出力
電位を固定することを例にとって説明したが、入力差動
対の次段のカレントミラー部のダイオードを削除し、カ
レントミラー電流のバランスをズラして出力電位を固定
するようにしてもよく、上記実施例と同様の効果を奏す
る。図２はこのような他の実施例によるＥＣＬ／ＣＭＯ
Ｓ変換回路の構成を示す図であり、図において、上記実
施例の回路構成と異なるところはカレントミラー部１
６，１７のダイオード１５を削除している。
により、スタンバイ時に余分な消費電流を流さずに出力
電位を固定することを例にとって説明したが、入力差動
対の次段のカレントミラー部のダイオードを削除し、カ
レントミラー電流のバランスをズラして出力電位を固定
するようにしてもよく、上記実施例と同様の効果を奏す
る。図２はこのような他の実施例によるＥＣＬ／ＣＭＯ
Ｓ変換回路の構成を示す図であり、図において、上記実
施例の回路構成と異なるところはカレントミラー部１
６，１７のダイオード１５を削除している。
【００２９】次に動作について説明する。通常の動作時
には従来と同じ動作をするので説明は省略する。
には従来と同じ動作をするので説明は省略する。
【００３０】スタンバイ時の動作についてのみ説明す
る。スタンバイ時のＣ点の電位はＡ点の電位＝Ｂ点（Ｒ
9 ＝Ｒ10）の電位とすると、 Ｒ13＝Ｒ14
る。スタンバイ時のＣ点の電位はＡ点の電位＝Ｂ点（Ｒ
9 ＝Ｒ10）の電位とすると、 Ｒ13＝Ｒ14
【００３１】
【数５】
【００３２】となるのでＴr １８，２５はｏｆｆし、Ｄ
点と出力端子２８の電位は固定される。また通常動作時
に対し、余分に電流が流れることはない。
点と出力端子２８の電位は固定される。また通常動作時
に対し、余分に電流が流れることはない。
【００３３】このように本実施例では、第１の電源側に
そのコレクタがそれぞれ抵抗を介して接続されるととも
に、互いに接続されたエミッタが共通の定電流源に接続
され、かつそのベースが差動入力対となり、さらにカレ
ントミラー部の一対のトランジスタと，第１の電源側の
上記差動入力対のコレクタのそれぞれがそのベース入力
となっている２つのトランジスタのエミッタとの間にそ
れぞれ接続された抵抗を有するＥＣＬ回路と，上記第１
の電源と第２の電源との間に２つの電界効果トランジス
タが直列に接続されてなるＣＭＯＳ回路と、上記ＥＣＬ
回路の出力を受けて上記ＣＭＯＳ回路の入力前段のノー
ドの電位を変化させるスイッチング回路とを有し、上記
ＥＣＬ回路のトランジスタのコレクタにそれぞれ接続さ
れた抵抗の値、上記カレントミラー部のトランジスタの
エミッタにそれぞれ接続された抵抗の値は同じとして、
ＥＣＬレベルの信号が入力される差動対の信号を次段の
上記カレントミラー部にここでのダイオードを削除して
トランジスタと抵抗のみを介して接続したので、スタン
バイ時に余分な電流を流さずに出力電位を固定すること
ができる。
そのコレクタがそれぞれ抵抗を介して接続されるととも
に、互いに接続されたエミッタが共通の定電流源に接続
され、かつそのベースが差動入力対となり、さらにカレ
ントミラー部の一対のトランジスタと，第１の電源側の
上記差動入力対のコレクタのそれぞれがそのベース入力
となっている２つのトランジスタのエミッタとの間にそ
れぞれ接続された抵抗を有するＥＣＬ回路と，上記第１
の電源と第２の電源との間に２つの電界効果トランジス
タが直列に接続されてなるＣＭＯＳ回路と、上記ＥＣＬ
回路の出力を受けて上記ＣＭＯＳ回路の入力前段のノー
ドの電位を変化させるスイッチング回路とを有し、上記
ＥＣＬ回路のトランジスタのコレクタにそれぞれ接続さ
れた抵抗の値、上記カレントミラー部のトランジスタの
エミッタにそれぞれ接続された抵抗の値は同じとして、
ＥＣＬレベルの信号が入力される差動対の信号を次段の
上記カレントミラー部にここでのダイオードを削除して
トランジスタと抵抗のみを介して接続したので、スタン
バイ時に余分な電流を流さずに出力電位を固定すること
ができる。
【００３４】
【発明の効果】以上のように、この発明に係るＥＣＬ／
ＣＭＯＳ変換回路によれば、入力差動対のトランジスタ
のコレクタ抵抗または次段のカレントミラー部のトラン
ジスタの抵抗のバランスをズラすことにより、スタンバ
イ時の出力電位を固定するように構成したので、素子数
が少なく、スタンバイ時に余分な電流が流れないＥＣＬ
／ＣＭＯＳ変換回路を得ることができる効果がある。
ＣＭＯＳ変換回路によれば、入力差動対のトランジスタ
のコレクタ抵抗または次段のカレントミラー部のトラン
ジスタの抵抗のバランスをズラすことにより、スタンバ
イ時の出力電位を固定するように構成したので、素子数
が少なく、スタンバイ時に余分な電流が流れないＥＣＬ
／ＣＭＯＳ変換回路を得ることができる効果がある。
【００３５】また、この発明に係るＥＣＬ／ＣＭＯＳ変
換回路によれば、入力差動対の次段のカレントミラー部
のダイオードを削除してカレントミラー電流のバランス
をズラしてやり、上記入力差動対のトランジスタのコレ
クタにそれぞれ接続された抵抗の値、上記カレントミラ
ー部のトランジスタのエミッタにそれぞれ接続された抵
抗の値は同じとして、スタンバイ時の出力電位を固定す
るように構成したので、素子数が少なく、スタンバイ時
に余分な電流が流れないＥＣＬ／ＣＭＯＳ変換回路を得
ることができる効果がある。
換回路によれば、入力差動対の次段のカレントミラー部
のダイオードを削除してカレントミラー電流のバランス
をズラしてやり、上記入力差動対のトランジスタのコレ
クタにそれぞれ接続された抵抗の値、上記カレントミラ
ー部のトランジスタのエミッタにそれぞれ接続された抵
抗の値は同じとして、スタンバイ時の出力電位を固定す
るように構成したので、素子数が少なく、スタンバイ時
に余分な電流が流れないＥＣＬ／ＣＭＯＳ変換回路を得
ることができる効果がある。
【図１】この発明の一実施例によるＥＣＬ／ＣＭＯＳ変
換回路の回路構成を示す回路図である。
換回路の回路構成を示す回路図である。
【図２】この発明の他の実施例を示すＥＣＬ／ＣＭＯＳ
変換回路の回路構成を示す回路図である。
変換回路の回路構成を示す回路図である。
【図３】従来のＥＣＬ／ＣＭＯＳ変換回路の回路構成を
示す回路図である。
示す回路図である。
【図４】従来のＥＣＬ／ＣＭＯＳ変換回路の動作を示す
タイミングチャート図である。
タイミングチャート図である。
１ 電源（第１の電源） ２ 接地（第２の電源） ３，４ 入力端子 ５ 電流源 ６ スイッチ ７，８ ＮＰＮトランジスタ １１，１２ ＮＰＮトランジスタ １６〜１８ ＮＰＮトランジスタ ２２〜２５ ＮＰＮトランジスタ ９，１０ 抵抗 １３，１４ 抵抗 １９〜２１ 抵抗 １５ ダイオード ２６ Ｐｃｈ ＭＯＳトランジスタ ２７ Ｎｃｈ ＭＯＳトランジスタ ２８ 出力端子 １００ ＥＣＬ回路 ２００ スイッチング回路 ３００ ＣＭＯＳ回路 １０１ ＥＣＬ回路 ２０１ スイッチング回路 ３０１ ＣＭＯＳ回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【発明が解決しようとする課題】従来のＥＣＬ／ＣＭＯ
Ｓ変換回路は以上のように構成されているので、素子数
が多く、またスタンバイ時にダイオード（２９，３０）
を通じて余分な電流が流れてしまうという問題点があっ
た。
Ｓ変換回路は以上のように構成されているので、素子数
が多く、またスタンバイ時にダイオード（２９，３０）
を通じて余分な電流が流れてしまうという問題点があっ
た。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】この発明は上記のような問題点を解消する
ためになされたもので、素子数を減ららすことができる
とともに、スタンバイ時の消費電流を最小にできるＥＣ
Ｌ／ＣＭＯＳ変換回路を得ることを目的としている。
ためになされたもので、素子数を減ららすことができる
とともに、スタンバイ時の消費電流を最小にできるＥＣ
Ｌ／ＣＭＯＳ変換回路を得ることを目的としている。
Claims (3)
- 【請求項１】 第１の電源側にそのコレクタがそれぞれ
抵抗を介して接続されるとともに、互いに接続されたエ
ミッタが共通の定電流源に接続され、かつそのベースが
差動入力対となり、さらにカレントミラー部の一対のト
ランジスタと，第１の電源側の上記差動入力対のコレク
タのそれぞれがそのベース入力となっている２つのトラ
ンジスタのエミッタとの間にそれぞれ接続された抵抗を
有するＥＣＬ回路と、 上記第１の電源と第２の電源との間に２つの電界効果ト
ランジスタが直列に接続されてなるＣＭＯＳ回路と、 上記ＥＣＬ回路の出力を受けて上記ＣＭＯＳ回路の入力
前段のノードの電位を変化させるスイッチング回路とを
備えたＥＣＬ／ＣＭＯＳ変換回路において、 上記ＥＣＬ回路のトランジスタのコレクタにそれぞれ接
続された抵抗の値を異ならせて、上記定電流源が切り離
されたスタンバイ時に、上記ＣＭＯＳ回路の入力前段ノ
ードに第１または第２の電源からの電位を供給して上記
入力前段ノードを固定するように上記スイッチング回路
を構成したことを特徴とするＥＣＬ／ＣＭＯＳ変換回
路。 - 【請求項２】 第１の電源側にそのコレクタがそれぞれ
抵抗を介して接続されるとともに、互いに接続されたエ
ミッタが共通の定電流源に接続され、かつそのベースが
差動入力対となり、さらにカレントミラー部の一対のト
ランジスタと，第１の電源側の上記差動入力対のコレク
タのそれぞれがそのベース入力となっている２つのトラ
ンジスタのエミッタとの間にそれぞれ接続された抵抗を
有するＥＣＬ回路と、 上記第１の電源と第２の電源との間に２つの電界効果ト
ランジスタが直列に接続されてなるＣＭＯＳ回路と、 上記ＥＣＬ回路の出力を受けて上記ＣＭＯＳ回路の入力
前段のノードの電位を変化させるスイッチング回路とを
備えたＥＣＬ／ＣＭＯＳ変換回路において、 上記カレントミラー部のトランジスタのエミッタにそれ
ぞれ接続された抵抗の値を異ならせて、上記定電流源が
切り離されたスタンバイ時に、上記ＣＭＯＳ回路の入力
前段ノードに第１または第２の電源からの電位を供給し
て上記入力前段ノードを固定するように上記スイッチン
グ回路を構成したことを特徴とするＥＣＬ／ＣＭＯＳ変
換回路。 - 【請求項３】 第１の電源側にそのコレクタがそれぞれ
抵抗を介して接続されるとともに、互いに接続されたエ
ミッタが共通の定電流源に接続され、かつそのベースが
差動入力対となり、さらにカレントミラー部の一対のト
ランジスタと，第１の電源側の上記差動入力対のコレク
タのそれぞれがそのベース入力となっている２つのトラ
ンジスタのエミッタとの間にそれぞれ接続された抵抗を
有するＥＣＬ回路と、 上記第１の電源と第２の電源との間に２つの電界効果ト
ランジスタが直列に接続されてなるＣＭＯＳ回路と、 上記ＥＣＬ回路の出力を受けて上記ＣＭＯＳ回路の入力
前段のノードの電位を変化させるスイッチング回路とを
備えたＥＣＬ／ＣＭＯＳ変換回路において、 上記ＥＣＬ回路のトランジスタのコレクタにそれぞれ接
続された抵抗の値、上記カレントミラー部のトランジス
タのエミッタにそれぞれ接続された抵抗の値は同じとし
て、 ＥＣＬレベルの信号が入力される差動対の信号を次段の
上記カレントミラー部にここでのダイオードを削除して
トランジスタと抵抗のみを介して接続されていることを
特徴とするＥＣＬ／ＣＭＯＳ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034328A JPH05206827A (ja) | 1992-01-23 | 1992-01-23 | Ｅｃｌ／ｃｍｏｓ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4034328A JPH05206827A (ja) | 1992-01-23 | 1992-01-23 | Ｅｃｌ／ｃｍｏｓ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05206827A true JPH05206827A (ja) | 1993-08-13 |
Family
ID=12411092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4034328A Pending JPH05206827A (ja) | 1992-01-23 | 1992-01-23 | Ｅｃｌ／ｃｍｏｓ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05206827A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301370B1 (en) * | 2003-05-22 | 2007-11-27 | Cypress Semiconductor Corporation | High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion |
-
1992
- 1992-01-23 JP JP4034328A patent/JPH05206827A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7301370B1 (en) * | 2003-05-22 | 2007-11-27 | Cypress Semiconductor Corporation | High-speed differential logic to CMOS translator architecture with low data-dependent jitter and duty cycle distortion |
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