JPH05204844A - ディジタルコンピュータシステム - Google Patents
ディジタルコンピュータシステムInfo
- Publication number
- JPH05204844A JPH05204844A JP4210321A JP21032192A JPH05204844A JP H05204844 A JPH05204844 A JP H05204844A JP 4210321 A JP4210321 A JP 4210321A JP 21032192 A JP21032192 A JP 21032192A JP H05204844 A JPH05204844 A JP H05204844A
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- JP
- Japan
- Prior art keywords
- processor
- computer system
- digital computer
- register
- socket
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4063—Device-to-bus coupling
- G06F13/4068—Electrical coupling
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K7/00—Constructional details common to different types of electric apparatus
- H05K7/02—Arrangements of circuit components or wiring on supporting structure
- H05K7/10—Plug-in assemblages of components, e.g. IC sockets
- H05K7/1092—Plug-in assemblages of components, e.g. IC sockets with built-in components, e.g. intelligent sockets
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Stored Programmes (AREA)
- Multi Processors (AREA)
- Connecting Device With Holders (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 複数の型のプロセッサ間で信号とピンとの対
応関係が異なっても、１個のソケットで任意のプロセッ
サを自動的に収容することができるようにする。 【構成】 本ディジタルコンピュータシステムは、ファ
ミリー中の任意のプロセッサを収容することのできるソ
ケットを有する、ファミリーはそれぞれのプロセッサの
基本入出力システムコードが共通であるとして定義す
る。各プロセッサでは特定の信号を通すためのピンが割
り当てられており、ピンはソケットにはまるようになっ
ている。少なくとも２種類のプロセッサ間では、少なく
とも１個の特定の信号とピンとの対応関係が一致しな
い。このような不一致があると、プロセッサの型に応じ
て信号の宛先を適当なピンに自動的に変更する。
応関係が異なっても、１個のソケットで任意のプロセッ
サを自動的に収容することができるようにする。 【構成】 本ディジタルコンピュータシステムは、ファ
ミリー中の任意のプロセッサを収容することのできるソ
ケットを有する、ファミリーはそれぞれのプロセッサの
基本入出力システムコードが共通であるとして定義す
る。各プロセッサでは特定の信号を通すためのピンが割
り当てられており、ピンはソケットにはまるようになっ
ている。少なくとも２種類のプロセッサ間では、少なく
とも１個の特定の信号とピンとの対応関係が一致しな
い。このような不一致があると、プロセッサの型に応じ
て信号の宛先を適当なピンに自動的に変更する。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサファミリー
に属する任意の１個のプロセッサを収容することのでき
るプロセッサソケットを有する、ディジタルコンピュー
タシステムに関するものである。特に本発明はファミリ
ー中の各種のプロセッサを自動的に収容することを可能
にするものである。
に属する任意の１個のプロセッサを収容することのでき
るプロセッサソケットを有する、ディジタルコンピュー
タシステムに関するものである。特に本発明はファミリ
ー中の各種のプロセッサを自動的に収容することを可能
にするものである。
【０００２】
【従来の技術】同じファミリー内のプロセッサでも、信
号とピンの対応関係が異なる場合がしばしばある。すな
わち、あるプロセッサのあるピンにある特定の信号が割
り当てられているのに、別のプロセッサでは対応するピ
ンに異なる信号が割り当てられている。
号とピンの対応関係が異なる場合がしばしばある。すな
わち、あるプロセッサのあるピンにある特定の信号が割
り当てられているのに、別のプロセッサでは対応するピ
ンに異なる信号が割り当てられている。
【０００３】これまでは、各プロセッサ毎にソケットを
手動で調整するのが一般的であった。ジャンパ線をある
位置から別の位置へと設けることによって、特定の信号
を別のピンへ宛てるのである。この問題を解決する他の
方法はスイッチを設けて、プロセッサの型に応じて特定
の信号をあるピンから別のピンへ宛先を変えるのであ
る。
手動で調整するのが一般的であった。ジャンパ線をある
位置から別の位置へと設けることによって、特定の信号
を別のピンへ宛てるのである。この問題を解決する他の
方法はスイッチを設けて、プロセッサの型に応じて特定
の信号をあるピンから別のピンへ宛先を変えるのであ
る。
【０００４】更に他の解決方法は、２個以上のソケット
を使うことである。すなわち、あるソケットはファミリ
ー中のあるプロセッサを受け入れるようにだけ結線して
おき、第２、第３のソケットはファミリー中の他のプロ
セッサを受け入れるように結線するのである。このシス
テムでは、新しくプロセッサが実装されると、自動的に
適当なプロセッサに切り替える回路が含まれることもあ
る。
を使うことである。すなわち、あるソケットはファミリ
ー中のあるプロセッサを受け入れるようにだけ結線して
おき、第２、第３のソケットはファミリー中の他のプロ
セッサを受け入れるように結線するのである。このシス
テムでは、新しくプロセッサが実装されると、自動的に
適当なプロセッサに切り替える回路が含まれることもあ
る。
【０００５】
【発明が解決しようとする課題】本発明は、ジャンパ線
を動かしたり、スイッチを投入したりせずに、使用者が
ファミリー内の所望のプロセッサを１個のソケットに挿
入しさえすればよいシステムを提供する。動作は使用者
に対して完全に明らかになっている。
を動かしたり、スイッチを投入したりせずに、使用者が
ファミリー内の所望のプロセッサを１個のソケットに挿
入しさえすればよいシステムを提供する。動作は使用者
に対して完全に明らかになっている。
【０００６】
【課題を解決するための手段】本ディジタルコンピュー
タシステムは複数の型のプロセッサのうち任意の１個を
収容することのできるソケットを有し、プロセッサは特
定の信号を通し、ソケットとはまり合うためのピンを有
している。各プロセッサは共通の基本入出力システムコ
ードを有すると共に、少なくとも２種類のプロセッサ間
では少なくも１個の特定の信号とピンの割り当ての対応
関係が異なっている。インテル社の８０４８６ＤＸ、８
０４８６ＳＸおよび８０４８７ＳＸから成るプロセッサ
ファミリーは良い適用例である。もちろん他のファミリ
ーのプロセッサにも適用することができる。
タシステムは複数の型のプロセッサのうち任意の１個を
収容することのできるソケットを有し、プロセッサは特
定の信号を通し、ソケットとはまり合うためのピンを有
している。各プロセッサは共通の基本入出力システムコ
ードを有すると共に、少なくとも２種類のプロセッサ間
では少なくも１個の特定の信号とピンの割り当ての対応
関係が異なっている。インテル社の８０４８６ＤＸ、８
０４８６ＳＸおよび８０４８７ＳＸから成るプロセッサ
ファミリーは良い適用例である。もちろん他のファミリ
ーのプロセッサにも適用することができる。
【０００７】基本入出力システムメモリ（ＢＩＯＳ）は
プロセッサの型を読み取り、種類を符号化し、そのコー
ドをレジスタに記憶させるためのプログラムを有する。
ＢＩＯＳはまた、コプロセッサの有無を検出し、有無を
符号化し、コードをレジスタに記憶させるためのプログ
ラムも有する。
プロセッサの型を読み取り、種類を符号化し、そのコー
ドをレジスタに記憶させるためのプログラムを有する。
ＢＩＯＳはまた、コプロセッサの有無を検出し、有無を
符号化し、コードをレジスタに記憶させるためのプログ
ラムも有する。
【０００８】プログラム可能なロジックのアレイ（ＰＡ
Ｌ）をレジスタとソケットとの間に設ける。ＰＡＬはあ
るピンに接続されていて、レジスタに記憶されている内
容に依り、信号の宛先を別のピンに変える。ゲートを用
いて、レジスタの内容に依り、プロセッサに信号が入る
のを完全に阻止する。
Ｌ）をレジスタとソケットとの間に設ける。ＰＡＬはあ
るピンに接続されていて、レジスタに記憶されている内
容に依り、信号の宛先を別のピンに変える。ゲートを用
いて、レジスタの内容に依り、プロセッサに信号が入る
のを完全に阻止する。
【０００９】本発明の目的は、複数の型のプロセッサ間
で信号とピンの対応関係が異なっても、任意のプロセッ
サを自動的に受けいれるソケットをコンピュータシステ
ムに提供することである。特定の信号が特定のピンに割
り当てられており、共通の基本入出力システムコードを
有してするプロセッサを対象としている。以下の詳細な
説明により本目的および他の目的を明らかにする。
で信号とピンの対応関係が異なっても、任意のプロセッ
サを自動的に受けいれるソケットをコンピュータシステ
ムに提供することである。特定の信号が特定のピンに割
り当てられており、共通の基本入出力システムコードを
有してするプロセッサを対象としている。以下の詳細な
説明により本目的および他の目的を明らかにする。
【００１０】
【実施例】本発明によれば、単にプロセッサをソケット
に挿入するだけで、使用者がプロセッサファミリー中の
任意のプロセッサを交換することができるようになる。
使用者はジャンパを挿入する必要もなければ、スイッチ
を入れる必要もない。指定された信号と割り当てられた
ピンとが合わないので、プロセッサのソケットを変更を
加えることが必要であるが、それは使用者に対して完全
に明らかである。以下この結果を得るために用いられる
システムを詳細に説明する。
に挿入するだけで、使用者がプロセッサファミリー中の
任意のプロセッサを交換することができるようになる。
使用者はジャンパを挿入する必要もなければ、スイッチ
を入れる必要もない。指定された信号と割り当てられた
ピンとが合わないので、プロセッサのソケットを変更を
加えることが必要であるが、それは使用者に対して完全
に明らかである。以下この結果を得るために用いられる
システムを詳細に説明する。
【００１１】図１〜図５に本発明のソケットの略図を示
す。ソケット１０に付いている端子２６は信号ＩＧＮＮ
Ｅ* を（図１）、端子２７は信号ＦＥＲＲ１* を（図
１）、端子２９は信号ＦＥＲＲ* を（図１）、端子２１
は信号ＮＭＩを（図４）運ぶ。信号ＰＲＯ／ＣＯＰ* と
ＤＸ* ／ＳＸはアンドゲート１１で結合して、バッファ
１２を介して信号ＮＭＩの通過を制御する（図４）。
「＊」はロー信号レベルであることを示す。
す。ソケット１０に付いている端子２６は信号ＩＧＮＮ
Ｅ* を（図１）、端子２７は信号ＦＥＲＲ１* を（図
１）、端子２９は信号ＦＥＲＲ* を（図１）、端子２１
は信号ＮＭＩを（図４）運ぶ。信号ＰＲＯ／ＣＯＰ* と
ＤＸ* ／ＳＸはアンドゲート１１で結合して、バッファ
１２を介して信号ＮＭＩの通過を制御する（図４）。
「＊」はロー信号レベルであることを示す。
【００１２】図６はプロセッサとＰＡＬおよび関連部品
を示すブロック図である。ソケット１０には、使用され
るプロセッサの型に依って、特定の信号をいろいろなピ
ンに宛先を変えるのに必要な回路が付いている。ＰＡＬ
１８の出力ＩＧＮＮＥ* ／ＮＭＩはプロセッサ２０のピ
ンＡ１５に接続されている（プロセッサ２０はソケット
１０に装着される）。ピンＣ１４とＡ１３はそれぞれ信
号ＦＥＲＲ* またはＦＥＲＲ１* をＰＡＬ１８に供給す
る。本実施例ではＰＡＬ１８の型は１６Ｒ４−７であ
る。ＰＡＬ１８は必要なときに、信号ＦＥＲＲ* （８０
４８７ＳＸと指定されたときにはＦＥＲＲ１* も）の宛
先を変える。
を示すブロック図である。ソケット１０には、使用され
るプロセッサの型に依って、特定の信号をいろいろなピ
ンに宛先を変えるのに必要な回路が付いている。ＰＡＬ
１８の出力ＩＧＮＮＥ* ／ＮＭＩはプロセッサ２０のピ
ンＡ１５に接続されている（プロセッサ２０はソケット
１０に装着される）。ピンＣ１４とＡ１３はそれぞれ信
号ＦＥＲＲ* またはＦＥＲＲ１* をＰＡＬ１８に供給す
る。本実施例ではＰＡＬ１８の型は１６Ｒ４−７であ
る。ＰＡＬ１８は必要なときに、信号ＦＥＲＲ* （８０
４８７ＳＸと指定されたときにはＦＥＲＲ１* も）の宛
先を変える。
【００１３】本実施例では宛先を変更するのに必要な信
号はＮＭＩとＩＧＮＮＥ* のみである。プロセッサの型
に依り、ＦＥＲＲ* とＦＥＲＲ１* のどちらか一方が選
ばれる。次表はこれらの信号とピンの対応を示す。
号はＮＭＩとＩＧＮＮＥ* のみである。プロセッサの型
に依り、ＦＥＲＲ* とＦＥＲＲ１* のどちらか一方が選
ばれる。次表はこれらの信号とピンの対応を示す。
【００１４】
【表１】ピンの相違の比較表ピン番号
【００１５】プロセッサのＢＩＯＳ１５には、コンピュ
ータシステムに最初に電源が入れられたときに、プロセ
ッサの型を検出するプログラムが含まれている。ＩＤは
プロセッサ自身により供給され、ＢＩＯＳ１５により供
給されるプログラムはそのＩＤを２ビットの２進コード
に符号化して、それをレジスタ１６に記憶させる。ＢＩ
ＯＳ１５はまた、コプロセッサがあるか否かを検出し
て、プロセッサの識別情報を加えるプログラムも有す
る。この情報は１ビットで符号化されてレジスタ１６に
記憶されるが、信号ＰＲＯ／ＣＯＰ* として示してあ
る。ＩＤは信号ＤＸ* ／ＳＸとして示してあり、ＢＩＯ
Ｓ１５から出力されてレジスタ１６に記憶される。この
識別化作業の全体のリストを以下に示す。
ータシステムに最初に電源が入れられたときに、プロセ
ッサの型を検出するプログラムが含まれている。ＩＤは
プロセッサ自身により供給され、ＢＩＯＳ１５により供
給されるプログラムはそのＩＤを２ビットの２進コード
に符号化して、それをレジスタ１６に記憶させる。ＢＩ
ＯＳ１５はまた、コプロセッサがあるか否かを検出し
て、プロセッサの識別情報を加えるプログラムも有す
る。この情報は１ビットで符号化されてレジスタ１６に
記憶されるが、信号ＰＲＯ／ＣＯＰ* として示してあ
る。ＩＤは信号ＤＸ* ／ＳＸとして示してあり、ＢＩＯ
Ｓ１５から出力されてレジスタ１６に記憶される。この
識別化作業の全体のリストを以下に示す。
【００１６】
【表２】
【００１７】
【表３】
【００１８】タイプ８０４８６ＤＸと８０４８７ＳＸの
場合、ＮＭＩ信号は図６に示すようにレジスタ１６の出
力信号により制御されてバッファ１２を通り、ピンＢ１
５に供給される。しかしながら、もしプロセッサが８０
４８６ＳＸならば、信号ＮＭＩは図６に示すようにＰＡ
Ｌ１８を経由してピンＡ１５に供給される。信号ＩＧＮ
ＮＥ* は８０４８６ＤＸと８０４８７ＳＸの場合にピン
Ａ１５に加えられるが、８０４８６ＳＸの場合にはどこ
にも接続されない。ＰＡＬ１８の動作のリストを以下に
示す。
場合、ＮＭＩ信号は図６に示すようにレジスタ１６の出
力信号により制御されてバッファ１２を通り、ピンＢ１
５に供給される。しかしながら、もしプロセッサが８０
４８６ＳＸならば、信号ＮＭＩは図６に示すようにＰＡ
Ｌ１８を経由してピンＡ１５に供給される。信号ＩＧＮ
ＮＥ* は８０４８６ＤＸと８０４８７ＳＸの場合にピン
Ａ１５に加えられるが、８０４８６ＳＸの場合にはどこ
にも接続されない。ＰＡＬ１８の動作のリストを以下に
示す。
【００１９】
【表４】
【００２０】
【表５】
【００２１】８０４８６ＳＸ型のプロセッサがソケット
１０に実装されているとしよう。この場合、信号ＮＭＩ
はゲート１２によって阻止され、ソケット１０のピンＢ
１５に達しない。信号ＮＭＩはＰＡＬ１８を通って、表
１に示した正しいピンであるＡ１５に供給される。これ
がこの場合に必要な唯一の宛先である。８０４８７ＳＸ
型のプロセッサが実装されているとき、ＮＭＩ信号はバ
ッファ１２を通ってソケット１０のピンＢ１５に達す
る。信号ＩＧＮＮＥ* はＰＡＬからピンＡ１５に供給さ
れる。ピンＡ１３は走査されると、信号ＦＥＲＲ１* を
示す。
１０に実装されているとしよう。この場合、信号ＮＭＩ
はゲート１２によって阻止され、ソケット１０のピンＢ
１５に達しない。信号ＮＭＩはＰＡＬ１８を通って、表
１に示した正しいピンであるＡ１５に供給される。これ
がこの場合に必要な唯一の宛先である。８０４８７ＳＸ
型のプロセッサが実装されているとき、ＮＭＩ信号はバ
ッファ１２を通ってソケット１０のピンＢ１５に達す
る。信号ＩＧＮＮＥ* はＰＡＬからピンＡ１５に供給さ
れる。ピンＡ１３は走査されると、信号ＦＥＲＲ１* を
示す。
【００２２】８０４８６ＤＸ型のプロセッサが実装され
ると、信号ＮＭＩはバッファ１２を通ってピンＢ１５に
加えられる。信号ＩＧＮＮＥ* はＰＡＬ１８を介してピ
ンＡ１５に加えられる。ピンＣ１４は走査されると信号
ＦＥＲＲ* を示す。このように、使用者は別の手続きや
注意を要せずに、同じファミリーに属する少なくとも３
種類のプロセッサを１個のソケットに実装することがで
きる。
ると、信号ＮＭＩはバッファ１２を通ってピンＢ１５に
加えられる。信号ＩＧＮＮＥ* はＰＡＬ１８を介してピ
ンＡ１５に加えられる。ピンＣ１４は走査されると信号
ＦＥＲＲ* を示す。このように、使用者は別の手続きや
注意を要せずに、同じファミリーに属する少なくとも３
種類のプロセッサを１個のソケットに実装することがで
きる。
【００２３】以上の説明は本発明の原理を説明するため
の例示にすぎない。当業者なら請求の範囲の欄に記載さ
れた本発明の範囲を逸脱することなく、多くの変形、修
正例を容易に考えつくであろう。
の例示にすぎない。当業者なら請求の範囲の欄に記載さ
れた本発明の範囲を逸脱することなく、多くの変形、修
正例を容易に考えつくであろう。
【図１】本発明のソケットの略図。
【図２】本発明のソケットの略図。
【図３】本発明のソケットの略図。
【図４】本発明のソケットの略図。
【図５】本発明のソケットの略図。
【図６】プロセッサ、ＰＡＬ、および関連部品のブロッ
ク図。
ク図。
１０ ソケット １２ バッファ １５ ＢＩＯＳ １６ レジスタ １８ ＰＡＬ ２０ プロセッサ
Claims (8)
- 【請求項１】 複数の型のプロセッサのうちの任意の１
個を収容することができるプロセッサソケットを有する
ディジタルコンピュータシステムであって、該プロセッ
サは特定の信号を通し、ソケットに挿入されるためのピ
ンを有し、該プロセッサ同士は共通の基本入出力システ
ムコードを有すると共に、少なくとも１個の特定の信号
を割り当てピンとが一致しないようになっている、ディ
ジタルコンピュータシステムにおいて、 （ア） プロセッサの型を検出して識別情報を供給する
ようにプログラムされているメモリと、 （イ） メモリとプロセッサとの間に接続されて、プロ
セッサが識別されたときに、少なくとも１個の特定の信
号を別のピンに向けて供給するための論理回路と、を含
むことを特徴とする、ディジタルコンピュータシステ
ム。 - 【請求項２】 請求項１記載の装置において、論理回路
はプロセッサの識別情報を記憶するためのレジスタを含
むことを特徴とする、ディジタルコンピュータシステ
ム。 - 【請求項３】 請求項２記載の装置において、論理回路
は更に、レジスタの出力に応答するプログラマブルロジ
ックアレイ（ＰＡＬ）を含むことを特徴とする、ディジ
タルコンピュータシステム。 - 【請求項４】 請求項３記載の装置において、論理回路
は更に、レジスタの出力から供給されるゲート信号と、
システムから供給される特定の信号とを受信するように
接続されたゲートを含み、ゲートの出力は特定のピンに
接続されていて、特定の信号が特定のピンに達するのを
選択的に阻止するようになっていることを特徴とする、
ディジタルコンピュータシステム。 - 【請求項５】 請求項１記載の装置において、メモリは
基本入出力システム（ＢＩＯＳ）を含むことを特徴とす
る、ディジタルコンピュータシステム。 - 【請求項６】 請求項４記載の装置において、メモリは
基本入出力システム（ＢＩＯＳ）を含むことを特徴とす
る、ディジタルコンピュータシステム。 - 【請求項７】 請求項５記載の装置において、ＢＩＯＳ
はプロセッサの型を読み取るためのプログラムと、コプ
ロセッサの有無を検出するプログラムとを含むことを特
徴とする、ディジタルコンピュータシステム。 - 【請求項８】 請求項６記載の装置において、ＢＩＯＳ
はプロセッサの型を読み取って、それを符号化し、その
コードをレジスタに記憶させるためのプログラムと、コ
プロセッサの有無を検出して、有無を符号化し、そのコ
ードをレジスタに記憶させるためのプログラムとを含む
ことを特徴とする、ディジタルコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76687791A | 1991-09-27 | 1991-09-27 | |
| US766877 | 1991-09-27 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003004300U Continuation JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05204844A true JPH05204844A (ja) | 1993-08-13 |
Family
ID=25077795
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4210321A Pending JPH05204844A (ja) | 1991-09-27 | 1992-08-06 | ディジタルコンピュータシステム |
| JP2003004300U Pending JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003004300U Pending JP2004000007U (ja) | 1991-09-27 | 2003-07-31 | ディジタルコンピュータシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5835750A (ja) |
| EP (1) | EP0534770A3 (ja) |
| JP (2) | JPH05204844A (ja) |
| KR (1) | KR930006553A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6985987B2 (en) * | 2000-11-01 | 2006-01-10 | Via Technologies, Inc. | Apparatus and method for supporting multi-processors and motherboard of the same |
| US20110271020A1 (en) * | 2010-04-29 | 2011-11-03 | Wilson Larry E | Node Differentiation in Multi-Node Electronic Systems |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950002162B1 (ko) * | 1992-02-12 | 1995-03-14 | 삼성전자주식회사 | Cpu 로직의 자동 절환 장치 |
| DE19700397C1 (de) * | 1997-01-08 | 1998-04-23 | Sgs Thomson Microelectronics | Schutzschaltung für programmgesteuerte elektrische Einrichtungen |
| US6226741B1 (en) * | 1998-04-03 | 2001-05-01 | Asustek Computer Inc. | Jumperless computer system |
| US6338639B1 (en) | 2000-05-09 | 2002-01-15 | Tyco Electronics Corporation | Lever actuated ZIF processor socket |
| US8071051B2 (en) * | 2004-05-14 | 2011-12-06 | Honeywell International Inc. | Portable sample analyzer cartridge |
| US6763478B1 (en) | 2000-10-24 | 2004-07-13 | Dell Products, L.P. | Variable clock cycle for processor, bus and components for power management in an information handling system |
| US6988214B1 (en) | 2000-11-06 | 2006-01-17 | Dell Products L.P. | Processor power state transistions using separate logic control |
| US6735663B2 (en) | 2000-12-18 | 2004-05-11 | Dell Products L.P. | Combination personal data assistant and personal computing device |
| US10111334B1 (en) | 2017-03-30 | 2018-10-23 | Dell Products, L.P. | Information handling system interposer enabling specialty processor integrated circuit in standard sockets |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0248936B2 (ja) * | 1984-10-02 | 1990-10-26 | Fujitsu Ltd | Handotaishusekikairosochi |
| JPS62247275A (ja) * | 1986-03-31 | 1987-10-28 | Ando Electric Co Ltd | インサ−キツトエミユレ−タのｃｐｕ識別回路 |
| US4972470A (en) * | 1987-08-06 | 1990-11-20 | Steven Farago | Programmable connector |
| JPH01142967A (ja) * | 1987-11-30 | 1989-06-05 | Nec Corp | コプロセッサ制御方式 |
| US4967346A (en) * | 1988-03-14 | 1990-10-30 | Advanced Micro Devices, Inc. | Universal microprocessor interface circuit |
| US5134713A (en) * | 1989-05-19 | 1992-07-28 | Compaq Computer Corporation | Coprocessor detection circuit |
| US5109503A (en) * | 1989-05-22 | 1992-04-28 | Ge Fanuc Automation North America, Inc. | Apparatus with reconfigurable counter includes memory for storing plurality of counter configuration files which respectively define plurality of predetermined counters |
| US5321827A (en) * | 1989-08-02 | 1994-06-14 | Advanced Logic Research, Inc. | Computer system with modular upgrade capability |
| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| DE69223209T2 (de) * | 1991-09-30 | 1998-06-18 | Toshiba Kawasaki Shi Kk | Rechnersystem mit austauschbarer CPU |
-
1992
- 1992-06-24 KR KR1019920010996A patent/KR930006553A/ko not_active IP Right Cessation
- 1992-08-06 JP JP4210321A patent/JPH05204844A/ja active Pending
- 1992-09-25 EP EP9292308739A patent/EP0534770A3/en not_active Withdrawn
-
1996
- 1996-11-06 US US08/744,671 patent/US5835750A/en not_active Expired - Lifetime
-
2003
- 2003-07-31 JP JP2003004300U patent/JP2004000007U/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6985987B2 (en) * | 2000-11-01 | 2006-01-10 | Via Technologies, Inc. | Apparatus and method for supporting multi-processors and motherboard of the same |
| US20110271020A1 (en) * | 2010-04-29 | 2011-11-03 | Wilson Larry E | Node Differentiation in Multi-Node Electronic Systems |
| US8335879B2 (en) * | 2010-04-29 | 2012-12-18 | Hewlett-Packard Development Company, L.P. | Node differentiation in multi-node electronic systems |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0534770A3 (en) | 1994-11-09 |
| KR930006553A (ko) | 1993-04-21 |
| US5835750A (en) | 1998-11-10 |
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