JPH01158552A - 外部インターフェースの一致検出回路 - Google Patents
外部インターフェースの一致検出回路Info
- Publication number
- JPH01158552A JPH01158552A JP9998588A JP9998588A JPH01158552A JP H01158552 A JPH01158552 A JP H01158552A JP 9998588 A JP9998588 A JP 9998588A JP 9998588 A JP9998588 A JP 9998588A JP H01158552 A JPH01158552 A JP H01158552A
- Authority
- JP
- Japan
- Prior art keywords
- cable
- interface
- register
- external interface
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 26
- 230000002093 peripheral effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 235000015170 shellfish Nutrition 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、外部インターフェースを有するアダプタを使
用し、接続されたケーブルのインターフェースとアダプ
タ内で指定した外部インターフェースとの一致検出を行
う外部インターフェースの一致検出回路に関するもので
ある。
用し、接続されたケーブルのインターフェースとアダプ
タ内で指定した外部インターフェースとの一致検出を行
う外部インターフェースの一致検出回路に関するもので
ある。
［従来の技術］
従来、この種のアダプタとケーブルのインターフェース
の一致検出方式には、以下の３種類がある。
の一致検出方式には、以下の３種類がある。
（１） インターフェースの種別でコネクタを替える。
（２）アダプタ上にあるインターフェース種別スイッチ
を設定しながらケーブルとアダプタの対応表等を使用し
て、手操作で選択する。
を設定しながらケーブルとアダプタの対応表等を使用し
て、手操作で選択する。
（３）テスト・プログラムを動作させて、エラー解析す
る。
る。
［発明が解決しようとする課ｉ］
しかしながら、上述した従来の外部インターフェースの
一致検出方式は、以下の欠点がある。
一致検出方式は、以下の欠点がある。
第１の方式については、同−周辺装置又は、回線におけ
る異種インターフェースでは、同一コネクタ形状が使用
できない為に、ケーブルコストの上昇と、ケーブル種類
が多くなるという欠点がある。
る異種インターフェースでは、同一コネクタ形状が使用
できない為に、ケーブルコストの上昇と、ケーブル種類
が多くなるという欠点がある。
第２の方式については、スイッチ設定をすると共に、表
等を参照しながらケーブルを選択するという手操作が介
在する為に、−貝類接続してしまうと、発見するまでに
多くの時間が費やされるという欠点がある。
等を参照しながらケーブルを選択するという手操作が介
在する為に、−貝類接続してしまうと、発見するまでに
多くの時間が費やされるという欠点がある。
第３の方式については、第２の方式と同様に、発見され
るまでに多くの時間が費やされるという欠点がある。
るまでに多くの時間が費やされるという欠点がある。
さらに、ソフトウェアで、外部インターフェースの種類
を認識する回路がない。又、ソフトウェアで外部インタ
ーフェースを設定する回路かない為に、手操作が広範囲
に介在せざるをえないという欠点がある。
を認識する回路がない。又、ソフトウェアで外部インタ
ーフェースを設定する回路かない為に、手操作が広範囲
に介在せざるをえないという欠点がある。
［課題を解決するための手段］
本発明は上記課題を解決し、ケーブルの誤接続を防止し
、ケーブルに汎用性を持たすことによりケーブルコスト
の軽減を図れる外部インターフェースの一致検出回路を
提供することを目的とする。
、ケーブルに汎用性を持たすことによりケーブルコスト
の軽減を図れる外部インターフェースの一致検出回路を
提供することを目的とする。
上記目的を達成するため本発明に係る外部インターフェ
ースの一致検出回路は、周辺装置及び回線を接続する為
の外部インターフェースを有するアダプタにおいて、イ
ンターフェースの区別に必要な配線を施し、インターフ
ェース種別情報を供給するインターフェースケーブルと
、外部インターフェースを区別するための区別情報を設
定する設定手段と、前記設定手段により設定された区別
情報と前記インターフェースケーブルより供給されたイ
ンタフェース種別情報とを比較する比較手段とを、汐け
だものである。
ースの一致検出回路は、周辺装置及び回線を接続する為
の外部インターフェースを有するアダプタにおいて、イ
ンターフェースの区別に必要な配線を施し、インターフ
ェース種別情報を供給するインターフェースケーブルと
、外部インターフェースを区別するための区別情報を設
定する設定手段と、前記設定手段により設定された区別
情報と前記インターフェースケーブルより供給されたイ
ンタフェース種別情報とを比較する比較手段とを、汐け
だものである。
［実施例］
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は、本発明の一実ｈＫ例による外部インターフェ
ースの一致検出回路の構成を示すブロック図である。
ースの一致検出回路の構成を示すブロック図である。
同図において、本実施例による外部インタフェースの一
致検出回路は、ｃｐｕ （図中省略）からの物理アドレ
ス１ａ及びＩ１０リードストローブ１ｂを人力するデコ
ーダ１と、デコーダ１からのレジスタ制御信号９を入力
するレジスタ２．３と、プルアップ抵抗群４と、インタ
ーフェースケーブルを接続し、レジスタ３ヘインターフ
エース種別情報１０を供給するコネクタ５と、外部イン
ターフェース種別情報８を設定してレジスタ２へ供給す
るスイッチ７及びプルアップ抵抗群６を含む外部インタ
ーフェース種別設定ユニット１１とから構成される。
致検出回路は、ｃｐｕ （図中省略）からの物理アドレ
ス１ａ及びＩ１０リードストローブ１ｂを人力するデコ
ーダ１と、デコーダ１からのレジスタ制御信号９を入力
するレジスタ２．３と、プルアップ抵抗群４と、インタ
ーフェースケーブルを接続し、レジスタ３ヘインターフ
エース種別情報１０を供給するコネクタ５と、外部イン
ターフェース種別情報８を設定してレジスタ２へ供給す
るスイッチ７及びプルアップ抵抗群６を含む外部インタ
ーフェース種別設定ユニット１１とから構成される。
次に、第１図の動作について説明する。
スイッチ７で設定された４ビツトから成る外部インター
フェース種別情報８がレジスタ２に人力される。レジス
タ２は、入力された外部インタフェース種別情報８を、
デコーダｌによりＣＰＵからの物理アドレス１ａ（ｎビ
ット）とＣＰＵからのＩ１０リードストローブ１ｂをデ
コードしたレジスタ制御信号９に基づきＣＰＵのデータ
バスに出力する。
フェース種別情報８がレジスタ２に人力される。レジス
タ２は、入力された外部インタフェース種別情報８を、
デコーダｌによりＣＰＵからの物理アドレス１ａ（ｎビ
ット）とＣＰＵからのＩ１０リードストローブ１ｂをデ
コードしたレジスタ制御信号９に基づきＣＰＵのデータ
バスに出力する。
又、コネクタ５に接続されたケーブルからの４ビツトの
インターフェース種別情報１０がレジスタ３に直接入力
される。レジスタ３は、人力されたケーブルからのイン
ターフェース種別情報ｌＯを、レジスタ２と同様な一連
の動作によりＣＰＵデータバスに出力する。そしてこの
２種類のインターフェース種別情報が一致するか否かを
プログラムで比較する。
インターフェース種別情報１０がレジスタ３に直接入力
される。レジスタ３は、人力されたケーブルからのイン
ターフェース種別情報ｌＯを、レジスタ２と同様な一連
の動作によりＣＰＵデータバスに出力する。そしてこの
２種類のインターフェース種別情報が一致するか否かを
プログラムで比較する。
尚、レジスタ２．３の出力は、互いに接続されて出力さ
れる為、３−ステートの出力としておく必要かある。
れる為、３−ステートの出力としておく必要かある。
第２図は、第１図の外部インターフェース種別設定ユニ
ット１１のプログラム設定方式を実現したー構成例を示
す図である。同図に示すプログラム設定方式の外部イン
ターフェース種別設定ユニットは、第１図の外部インタ
フェース種別設定ユニット１１よりさらに手操作を必要
としない例であり、デコーダ２！、ラッチ２２から構成
されている。この動作は、プログラムが選択した外部イ
ンターフェース種別情報を、ＣＰＵデータ（４ビツト）
２３としてラッチ２２に入力する。
ット１１のプログラム設定方式を実現したー構成例を示
す図である。同図に示すプログラム設定方式の外部イン
ターフェース種別設定ユニットは、第１図の外部インタ
フェース種別設定ユニット１１よりさらに手操作を必要
としない例であり、デコーダ２！、ラッチ２２から構成
されている。この動作は、プログラムが選択した外部イ
ンターフェース種別情報を、ＣＰＵデータ（４ビツト）
２３としてラッチ２２に入力する。
ラッチ２２は、デコーダ２１によりＣＰＵからの物理ア
ドレス１ａ（ｎビット）と、ＣＰＵからのＩ１０ライト
ストローブ１ｂをデコードしたラッチ制御信号２５で、
ＣＰＵデータ（４ビツト）２３をラッチし、設定された
外部インターフェース種別情報（４ビツト）２４として
出力し、第１図のレジスタ２の入力へ供給する。後の動
作は、第１図と同様である。
ドレス１ａ（ｎビット）と、ＣＰＵからのＩ１０ライト
ストローブ１ｂをデコードしたラッチ制御信号２５で、
ＣＰＵデータ（４ビツト）２３をラッチし、設定された
外部インターフェース種別情報（４ビツト）２４として
出力し、第１図のレジスタ２の入力へ供給する。後の動
作は、第１図と同様である。
尚、第１図及び第２図に示すレジスタ２．３の出力、ケ
ーブルからのインターフェース種別１０、設定された外
部インターフェース種別情報８．２４、ＣＰＵデータ２
３については、本実施例では、４ビツトと記しているが
、情報量により異なるので一般にはｎビットである。
ーブルからのインターフェース種別１０、設定された外
部インターフェース種別情報８．２４、ＣＰＵデータ２
３については、本実施例では、４ビツトと記しているが
、情報量により異なるので一般にはｎビットである。
第３図は、ケーブルインターフェースの区別に必要な配
線を施したインターフェースケーブルの構成を示す図で
ある。同図において、インターフェースケーブルは、ケ
ーブル３１．コネクタ３′２．ソケットコンタクト３３
Ｊ９＃３４とから構成される。
線を施したインターフェースケーブルの構成を示す図で
ある。同図において、インターフェースケーブルは、ケ
ーブル３１．コネクタ３′２．ソケットコンタクト３３
Ｊ９＃３４とから構成される。
本実施例では、ケーブルインターフェースの種別方法と
して、ソケットコンタクト３３に接続される線材３４を
信号用接地に折り返して“０”レベルを、又、自分自身
に折り返して°°１”レベルを作り出し、この組み合せ
により区別する。（第１図コネクタ５部分も参照） 尚、本実施例では、外部インターフェース種別は、１６
種類までに対応可能である。
して、ソケットコンタクト３３に接続される線材３４を
信号用接地に折り返して“０”レベルを、又、自分自身
に折り返して°°１”レベルを作り出し、この組み合せ
により区別する。（第１図コネクタ５部分も参照） 尚、本実施例では、外部インターフェース種別は、１６
種類までに対応可能である。
第４図は、本発明のシステム構成の一実施例である。本
実施例は、プロセッサ４１．アダプタ４２、アダプタ４
２にケーブル４４で接続された周辺装置又は回線４３か
ら成る。
実施例は、プロセッサ４１．アダプタ４２、アダプタ４
２にケーブル４４で接続された周辺装置又は回線４３か
ら成る。
プロセッサ４１は、プログラムによりアダプタ４２に接
続された周辺装置又は回線４３のインターフェース種別
情報の読み出し、書き込み比較を行う。
続された周辺装置又は回線４３のインターフェース種別
情報の読み出し、書き込み比較を行う。
第５図はソフトウェアを介さずに、ハードウェアのみで
比較検出する比較検出回路の構成を示す図である。同図
に示す比較検出回路は、コンパレータ５１．ドライバ５
２．保護抵抗５３９発光ダイオード５４とから構成され
る。
比較検出する比較検出回路の構成を示す図である。同図
に示す比較検出回路は、コンパレータ５１．ドライバ５
２．保護抵抗５３９発光ダイオード５４とから構成され
る。
コンパレータ５１の入力Ａには、設定された外部インタ
ーフェース種別情報（４ビツト）５５が直接人力される
。又、インターフェースケーブルからのインターフェー
ス種別情報（４ビツト）５６がコンパレータ５１の人力
Ｂに直接人力される。コンパレータ５１は、入力Ａと人
力Ｂが等しくない時は、不一致検出信号５７を有効とし
、ドライバ５２に人力される。ドライバ５２は、不一致
検出信号５７を受けて出力オンステートとし、発光ダイ
オード５４を点灯させる。
ーフェース種別情報（４ビツト）５５が直接人力される
。又、インターフェースケーブルからのインターフェー
ス種別情報（４ビツト）５６がコンパレータ５１の人力
Ｂに直接人力される。コンパレータ５１は、入力Ａと人
力Ｂが等しくない時は、不一致検出信号５７を有効とし
、ドライバ５２に人力される。ドライバ５２は、不一致
検出信号５７を受けて出力オンステートとし、発光ダイ
オード５４を点灯させる。
第６図は、第５図のようなポーリング方式ではなく、割
込み方式を用いた比較検出回路の構成を示すブロック図
である。同図に示す比較検出回路は、フリップフロップ
６１．ゲート６２．デコーダ６３とを有する。
込み方式を用いた比較検出回路の構成を示すブロック図
である。同図に示す比較検出回路は、フリップフロップ
６１．ゲート６２．デコーダ６３とを有する。
デコーダ６３は、ＣＰＵからの物理アドレス（ｎビット
）ｌａとＣＰＵからのＩ１０ライトストローブ１ｂ及び
リセットストローブ１ｃをデコードし、フリップフロッ
プ６１に割込み許可信号６７及び別込み不許可信号６８
を出力する。
）ｌａとＣＰＵからのＩ１０ライトストローブ１ｂ及び
リセットストローブ１ｃをデコードし、フリップフロッ
プ６１に割込み許可信号６７及び別込み不許可信号６８
を出力する。
フリップフロップ６１は、割込み許可信号６７を有効に
された時に、割込みマスク制御信号６６を有効（許可）
とし、ゲート６２の人力Ｂに供給する。さらに、ゲート
６２には不一致検出信号６４が人力Ｂに人力されている
。ゲート６２は人力Ｂに人力される割込みマスク制御信
号６６が有効（許可）の場合、人力Ａの情報をそのまま
不一致検出割込み信号６５として出力する。
された時に、割込みマスク制御信号６６を有効（許可）
とし、ゲート６２の人力Ｂに供給する。さらに、ゲート
６２には不一致検出信号６４が人力Ｂに人力されている
。ゲート６２は人力Ｂに人力される割込みマスク制御信
号６６が有効（許可）の場合、人力Ａの情報をそのまま
不一致検出割込み信号６５として出力する。
又、デコーダ６３によりデコードした結果が割込み不許
可信号６８を有効（不許可）とした場合、ゲート６２は
、人力Ａの情報にかかわらず、不一致検出割込み信号６
５を無効として出力する。
可信号６８を有効（不許可）とした場合、ゲート６２は
、人力Ａの情報にかかわらず、不一致検出割込み信号６
５を無効として出力する。
このように、外部インターフェースの一致検出回路には
、何種類か存在し、用途に応じ選択することを可能とし
、より汎用性の高い外部インタフェースの一致検出回路
として有効に使用できる。
、何種類か存在し、用途に応じ選択することを可能とし
、より汎用性の高い外部インタフェースの一致検出回路
として有効に使用できる。
［発明の効果］
以上説明したように、本発明はアダプタ内で設定した区
別情報と接続されたインターフェースケーブルのインタ
ーフェース種別情報とを、例えばプログラムにより必要
に応じ情報を読み出し比較し、又は割込み機能を使用し
、プログラムに比較結果を伝達し、あるいは、ハードウ
ェアのみで比較検出することにより、同一コネクタを使
用したケーブルに汎用性を持たすことができる。
別情報と接続されたインターフェースケーブルのインタ
ーフェース種別情報とを、例えばプログラムにより必要
に応じ情報を読み出し比較し、又は割込み機能を使用し
、プログラムに比較結果を伝達し、あるいは、ハードウ
ェアのみで比較検出することにより、同一コネクタを使
用したケーブルに汎用性を持たすことができる。
さらにケーブルによるトラブル解析の高速化を図れ、例
えばプログラムがケーブル種別までを指定することによ
り、手操作及び手操作中の判断項目が削減できる。
えばプログラムがケーブル種別までを指定することによ
り、手操作及び手操作中の判断項目が削減できる。
さらに、外部インターフェース種別の設定には、スイッ
チ設定方式や、プログラムによりレジスタに設定する方
式の２方式が可能である。
チ設定方式や、プログラムによりレジスタに設定する方
式の２方式が可能である。
第１図は本発明の一実施例による外部インクフェースの
一致検出回路の構成を示すブロック図、第２図は第１図
の外部インターフェース種別設定ユニットをプログラム
設定方式により構成した場合のブロック図、第３図は第
１図に示すコネクタに接続されるインターフェースの区
別に必要な配線を施したインターフェースケーブルの構
成を示す図、第４図は本発明のシステム構成のブロック
図、第５図はハードウェアのみから成る比較検出回路の
構成を示すブロック図、第６図は割込み機能を用いた比
較検出回路の構成を示すブロック図である。 １．２１，６３：デコーダ ２．３：レジスタ ４．６：プルアップ抵抗群 ５：コネクタ ７：スイッチ８．１０，２
４，５５．５６ ：外部インターフェース種別情報 ９：レジスタ制御信号 １１：外部インターフェース種別設定ユニット２２：ラ
ッチ ２３：ＣＰＵデータ２５：ラッチ
制御信号 ３１：ケーブル ３２：コネクタ３３：ソケ
ットコンタクト ３４：線材４１：プロセッサ
４２：アダプタ４３：周辺装置又は回線 ４４：ケ
ーブル５１：コンパレータ ５２：ドライバ５３
：保護抵抗 ５４：発光ダイオード ５７．６４：不一致検出信号 ６１：フリップフロツブ ６２ニゲ−トロ５：不一致
検出割込み信号 ６６：割込みマスク制御信号 。 ６７：割込み許可信号 ６８：割込み不許可信号
一致検出回路の構成を示すブロック図、第２図は第１図
の外部インターフェース種別設定ユニットをプログラム
設定方式により構成した場合のブロック図、第３図は第
１図に示すコネクタに接続されるインターフェースの区
別に必要な配線を施したインターフェースケーブルの構
成を示す図、第４図は本発明のシステム構成のブロック
図、第５図はハードウェアのみから成る比較検出回路の
構成を示すブロック図、第６図は割込み機能を用いた比
較検出回路の構成を示すブロック図である。 １．２１，６３：デコーダ ２．３：レジスタ ４．６：プルアップ抵抗群 ５：コネクタ ７：スイッチ８．１０，２
４，５５．５６ ：外部インターフェース種別情報 ９：レジスタ制御信号 １１：外部インターフェース種別設定ユニット２２：ラ
ッチ ２３：ＣＰＵデータ２５：ラッチ
制御信号 ３１：ケーブル ３２：コネクタ３３：ソケ
ットコンタクト ３４：線材４１：プロセッサ
４２：アダプタ４３：周辺装置又は回線 ４４：ケ
ーブル５１：コンパレータ ５２：ドライバ５３
：保護抵抗 ５４：発光ダイオード ５７．６４：不一致検出信号 ６１：フリップフロツブ ６２ニゲ−トロ５：不一致
検出割込み信号 ６６：割込みマスク制御信号 。 ６７：割込み許可信号 ６８：割込み不許可信号
Claims (1)
- 【特許請求の範囲】 周辺装置及び回線を接続する為の外部インターフェー
スを有するアダプタにおいて、 インターフェースの区別に必要な配線を施し、インター
フェース種別情報を供給するインターフェースケーブル
と、外部インターフェースを区別するための区別情報を
設定する設定手段と、前記設定手段により設定された区
別情報と前記インターフェースケーブルより供給された
インターフェース種別情報とを比較する比較手段とを、
設けたことを特徴とする外部インターフェースの一致検
出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9998588A JPH01158552A (ja) | 1987-09-07 | 1988-04-22 | 外部インターフェースの一致検出回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-223691 | 1987-09-07 | ||
| JP22369187 | 1987-09-07 | ||
| JP9998588A JPH01158552A (ja) | 1987-09-07 | 1988-04-22 | 外部インターフェースの一致検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01158552A true JPH01158552A (ja) | 1989-06-21 |
Family
ID=26441071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9998588A Pending JPH01158552A (ja) | 1987-09-07 | 1988-04-22 | 外部インターフェースの一致検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01158552A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229741A (ja) * | 1990-04-30 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | リンク結合システム内の故障を分離し分析する装置及び方法 |
| JPH076132A (ja) * | 1992-12-31 | 1995-01-10 | Samsung Electron Co Ltd | インタフェイス制御装置 |
| US6964265B2 (en) | 2004-02-10 | 2005-11-15 | Nifco Inc. | Connecting structure of fuel filter and fuel pump |
| CN102778833A (zh) * | 2007-07-20 | 2012-11-14 | 佳能株式会社 | 定影设备、定影设备辊、定影设备挠性套、以及定影设备辊和定影设备挠性套的制造方法 |
-
1988
- 1988-04-22 JP JP9998588A patent/JPH01158552A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04229741A (ja) * | 1990-04-30 | 1992-08-19 | Internatl Business Mach Corp <Ibm> | リンク結合システム内の故障を分離し分析する装置及び方法 |
| JPH076132A (ja) * | 1992-12-31 | 1995-01-10 | Samsung Electron Co Ltd | インタフェイス制御装置 |
| US6964265B2 (en) | 2004-02-10 | 2005-11-15 | Nifco Inc. | Connecting structure of fuel filter and fuel pump |
| CN102778833A (zh) * | 2007-07-20 | 2012-11-14 | 佳能株式会社 | 定影设备、定影设备辊、定影设备挠性套、以及定影设备辊和定影设备挠性套的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5768612A (en) | Interface allowing use of a non-PCI standard resource on a PCI standard bus | |
| EP0510241A2 (en) | Upgradeable/downgradeable computer | |
| US5551012A (en) | Single socket upgradeable computer motherboard with automatic detection and socket reconfiguration for inserted CPU chip | |
| US5717851A (en) | Breakpoint detection circuit in a data processor and method therefor | |
| US5163145A (en) | Circuit for determining between a first or second type CPU at reset by examining upper M bits of initial memory reference | |
| US20020161938A1 (en) | Increasing control information from a single general purpose input/output (GPIO) mechanism | |
| KR950007885B1 (ko) | 인터럽트 요구 발생장치 및 방법 | |
| JPH02224140A (ja) | 割込試験装置 | |
| JPS61175729A (ja) | ソフトウエア保護装置 | |
| US6523071B1 (en) | Process and apparatus for configuring the direct memory access transfer mode of a motherboard or host computer | |
| JPH01158552A (ja) | 外部インターフェースの一致検出回路 | |
| JPS59144931A (ja) | 情報処理装置 | |
| JP2004000007U (ja) | ディジタルコンピュータシステム | |
| JP2004000007U6 (ja) | ディジタルコンピュータシステム | |
| US6865693B1 (en) | System and method for debugging multiprocessor systems | |
| EP0556138B1 (en) | A bus for connecting extension cards to a data processing system and test method | |
| KR940001558B1 (ko) | 프로세스가 있는 보오드의 상태 추적장치 | |
| KR950007107B1 (ko) | 별도의 마이크로프로세서를 포함하는 컴퓨터장치 | |
| JPS59123933A (ja) | アドレス比較方式 | |
| KR100529008B1 (ko) | 순간 정전을 대비한 자동 리셋 장치 | |
| TWI227832B (en) | Device with improved detection capability on detecting line configuration of IDE bus line | |
| JP2690213B2 (ja) | マイクロコンピュータ | |
| JPH06175888A (ja) | 異常アクセス検出回路 | |
| KR900005454B1 (ko) | 버스에러 알람 및 에러상태 분류 처리회로 | |
| JPS61292756A (ja) | プログラムデバツク補助回路 |