JPH05204331A - 液晶表示装置の駆動方法 - Google Patents
液晶表示装置の駆動方法Info
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Abstract
(57)【要約】
【目的】駆動回路の一部を内蔵したＴＦＴ液晶表示装置
において、表示品質，歩留向上のための構造、及び駆動
方法を提供する。 【構成】ドレイン電圧が正極性の時のＴＦＴの書き込み
時間を負極性よりも長くする。表示領域の上下に形成し
たサンプリングＴＦＴを介し隣接する(異なる画素列の)
ドレイン線を接続してループを形成する。ループの両側
に正規と予備の端子を設ける。 【効果】充電能力が低くなる正極性の電圧書き込み率を
高くでき、表示品質が向上する。ドレイン線が断線して
も、ループを迂回した給電で正常な表示動作。サンプリ
ングＴＦＴ特性不良時は、予備端子からも給電し、非サ
ンプリング駆動可能。
において、表示品質，歩留向上のための構造、及び駆動
方法を提供する。 【構成】ドレイン電圧が正極性の時のＴＦＴの書き込み
時間を負極性よりも長くする。表示領域の上下に形成し
たサンプリングＴＦＴを介し隣接する(異なる画素列の)
ドレイン線を接続してループを形成する。ループの両側
に正規と予備の端子を設ける。 【効果】充電能力が低くなる正極性の電圧書き込み率を
高くでき、表示品質が向上する。ドレイン線が断線して
も、ループを迂回した給電で正常な表示動作。サンプリ
ングＴＦＴ特性不良時は、予備端子からも給電し、非サ
ンプリング駆動可能。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、例え
ば、ＴＦＴ（薄膜トランジスタ）を用いたアクティブマ
トリクス構成の液晶表示装置と、それを駆動するのに適
した駆動方法に関する。
ば、ＴＦＴ（薄膜トランジスタ）を用いたアクティブマ
トリクス構成の液晶表示装置と、それを駆動するのに適
した駆動方法に関する。
【０００２】
【従来の技術】ＴＦＴアクティブマトリクス構成の液晶
表示装置に関しては、例えば、1989年、電子情報通信学
会論文論文誌、１０月，Ｖol．Ｊ７２−Ｃ−II，項９４
３−９５１がある。この例では駆動回路の一部を透明基
板上に内蔵している。この従来の駆動方法はＴＦＴの映
像信号となるSCAN VOLTAGEがフレーム毎に反転し、駆動
回路のゲート電圧(ＶB）はフレーム毎に繰返し印加さ
れ、フレーム毎に正負に反転されていない。
表示装置に関しては、例えば、1989年、電子情報通信学
会論文論文誌、１０月，Ｖol．Ｊ７２−Ｃ−II，項９４
３−９５１がある。この例では駆動回路の一部を透明基
板上に内蔵している。この従来の駆動方法はＴＦＴの映
像信号となるSCAN VOLTAGEがフレーム毎に反転し、駆動
回路のゲート電圧(ＶB）はフレーム毎に繰返し印加さ
れ、フレーム毎に正負に反転されていない。
【０００３】また、従来のアクティブマトリクス構成の
液晶表示装置として、特開平1−68724 号公報のものが
ある。これはドレイン線の断線対策（冗長構造による表
示不良防止）に関するもので、その概要を図１２に示
す。縦１列に並んだ画素（液晶容量）（Ｅ１−ＥＮ）に
はそれぞれ２個のＴＦＴ（Ｔ１ａ，Ｔ１ｂ−ＴＮａ，Ｔ
Ｎｂ）が形成され、それぞれドレイン線Ｄ１ａ，Ｄ１ｂ
に接続されている。この２本のドレイン線は表示領域外
のＴＦＴ，ＴＲ１，ＴＲ２，ＴＲ３によって接続されル
ープを形成している。画像表示時には、電圧φ１φ２φ
３を常にハイレベルとしＴＦＴ，ＴＲ１，ＴＲ２，ＴＲ
３を導通状態とする。これによりループの片側例えばＤ
１ａが断線しても他方のループＤ１ｂを迂回してドレイ
ン電圧ＶＤが供給される。
液晶表示装置として、特開平1−68724 号公報のものが
ある。これはドレイン線の断線対策（冗長構造による表
示不良防止）に関するもので、その概要を図１２に示
す。縦１列に並んだ画素（液晶容量）（Ｅ１−ＥＮ）に
はそれぞれ２個のＴＦＴ（Ｔ１ａ，Ｔ１ｂ−ＴＮａ，Ｔ
Ｎｂ）が形成され、それぞれドレイン線Ｄ１ａ，Ｄ１ｂ
に接続されている。この２本のドレイン線は表示領域外
のＴＦＴ，ＴＲ１，ＴＲ２，ＴＲ３によって接続されル
ープを形成している。画像表示時には、電圧φ１φ２φ
３を常にハイレベルとしＴＦＴ，ＴＲ１，ＴＲ２，ＴＲ
３を導通状態とする。これによりループの片側例えばＤ
１ａが断線しても他方のループＤ１ｂを迂回してドレイ
ン電圧ＶＤが供給される。
【０００４】
【発明が解決しようとする課題】ＴＦＴ液晶表示装置
は、小型低消費電力のディスプレイ装置として、主とし
てマイクロコンピュータにおけるモニター等に用いられ
ている。このような用途として、アクティブマトリクス
液晶表示装置は、表示品質は優れているものの、ＣＲＴ
（冷陰極管）に比べて、部材原価、特に、液晶を駆動す
るＴＦＴ（画素ＴＦＴ）を駆動するドライバＩＣ(集積
回路)の原価が高いと言う問題がある。これに対して、
画素ＴＦＴを形成すると同時に透明基板上ドライバＩＣ
の機能の一部あるいは全てを内蔵してドライバＩＣの数
を低減する試みがある。図１０はその回路の一例であ
る。この回路は映像信号用のドレイン線Ｄ１〜ＤＮのう
ち隣合う２本を一組とし、映像信号電圧ＶＤＤをサンプ
リングＴＦＴ(ＴＲ１，ＴＲ２)で振り分け、結果的にド
レイン線の接続線数すなわち映像信号側のドライバＩＣ
の数を半減できる。
は、小型低消費電力のディスプレイ装置として、主とし
てマイクロコンピュータにおけるモニター等に用いられ
ている。このような用途として、アクティブマトリクス
液晶表示装置は、表示品質は優れているものの、ＣＲＴ
（冷陰極管）に比べて、部材原価、特に、液晶を駆動す
るＴＦＴ（画素ＴＦＴ）を駆動するドライバＩＣ(集積
回路)の原価が高いと言う問題がある。これに対して、
画素ＴＦＴを形成すると同時に透明基板上ドライバＩＣ
の機能の一部あるいは全てを内蔵してドライバＩＣの数
を低減する試みがある。図１０はその回路の一例であ
る。この回路は映像信号用のドレイン線Ｄ１〜ＤＮのう
ち隣合う２本を一組とし、映像信号電圧ＶＤＤをサンプ
リングＴＦＴ(ＴＲ１，ＴＲ２)で振り分け、結果的にド
レイン線の接続線数すなわち映像信号側のドライバＩＣ
の数を半減できる。
【０００５】図１１に図１０の回路に対する駆動波形を
示す。
示す。
【０００６】ここで示した駆動波形はノーマリホワイト
モードの２×４画素（Ｇ１〜２，Ｄ１〜Ｄ４）の液晶表
示装置で黒表示の場合を示す。
モードの２×４画素（Ｇ１〜２，Ｄ１〜Ｄ４）の液晶表
示装置で黒表示の場合を示す。
【０００７】同図（ａ）に示すように、画素ＴＦＴゲー
ト電圧ＶＧの選択時間ｔＧ中に、サンプリングＴＦＴの
ゲートにクロック電圧φ１及びφ２をそれぞれ与える。
φ１とφ２は上記選択時間ｔＧ中で位相差がある。映像
信号電圧ＶＤＤは該当するドレイン線に対して該当する
表示色に従い、φ１とφ２のタイミングに合わせて振り
分けられる。同図のＶＤＤは隣合うドレイン線にＶＤＤ
の最大電圧と最小電圧の中心電圧ＶＣ、あるいは、図示
してはいないが液晶の対向電極の電圧ＶＣＯＭに対して
対称の電圧を加えている。同図（ｂ）に画素ＴＦＴであ
るＥ１画素及びＥ２画素のゲート電圧ＶＧと、サンプリ
ングＴＦＴから供給されたドレイン電圧ＶＤの関係を示
す。このＶＤが画素ＴＦＴのドレイン電圧となる。
ト電圧ＶＧの選択時間ｔＧ中に、サンプリングＴＦＴの
ゲートにクロック電圧φ１及びφ２をそれぞれ与える。
φ１とφ２は上記選択時間ｔＧ中で位相差がある。映像
信号電圧ＶＤＤは該当するドレイン線に対して該当する
表示色に従い、φ１とφ２のタイミングに合わせて振り
分けられる。同図のＶＤＤは隣合うドレイン線にＶＤＤ
の最大電圧と最小電圧の中心電圧ＶＣ、あるいは、図示
してはいないが液晶の対向電極の電圧ＶＣＯＭに対して
対称の電圧を加えている。同図（ｂ）に画素ＴＦＴであ
るＥ１画素及びＥ２画素のゲート電圧ＶＧと、サンプリ
ングＴＦＴから供給されたドレイン電圧ＶＤの関係を示
す。このＶＤが画素ＴＦＴのドレイン電圧となる。
【０００８】上記駆動法の問題点は、偶数番目のドレイ
ン線に対して画素ＴＦＴのゲート電圧ＶＧと、サンプリ
ングＴＦＴから供給されたドレイン電圧ＶＤのオーバラ
ップ時間が、同図（ｂ）Ｅ２画素の駆動波形に示すよう
に、ｔＧの２分の１になっている点である。特に問題と
なるのは同図（ｂ）のＥ２の２フレーム目である。同図
(ｂ)のＥ２画素の１フレーム目は、ゲート電圧の選択時
間ｔＧ中で画素ＴＦＴのソース電圧の目標電圧となるド
レイン電圧の最小電圧ＶＤＬとオンゲート電圧との交差
時間はｔＧ／２、その時のＶＧとＶＤの差電圧はΔＶＧ
Ｄ１であり、２フレームは目標電圧はドレイン電圧の最
大電圧ＶＤＨ、交差時間はｔＧ／２、差電圧はΔＶＧＤ
２である。
ン線に対して画素ＴＦＴのゲート電圧ＶＧと、サンプリ
ングＴＦＴから供給されたドレイン電圧ＶＤのオーバラ
ップ時間が、同図（ｂ）Ｅ２画素の駆動波形に示すよう
に、ｔＧの２分の１になっている点である。特に問題と
なるのは同図（ｂ）のＥ２の２フレーム目である。同図
(ｂ)のＥ２画素の１フレーム目は、ゲート電圧の選択時
間ｔＧ中で画素ＴＦＴのソース電圧の目標電圧となるド
レイン電圧の最小電圧ＶＤＬとオンゲート電圧との交差
時間はｔＧ／２、その時のＶＧとＶＤの差電圧はΔＶＧ
Ｄ１であり、２フレームは目標電圧はドレイン電圧の最
大電圧ＶＤＨ、交差時間はｔＧ／２、差電圧はΔＶＧＤ
２である。
【０００９】画素Ｅ１の交差時間に比べて画素Ｅ２の交
差時間は同図（ｂ）のように半分となるので、画素Ｅ２
のＴＦＴすなわち偶数番目のドレイン線に接続された画
素ＴＦＴの液晶容量ＣＬＣへの充電能力は、奇数番目の
ＴＦＴの２倍の充電能力が必要になる。さらに、充電能
力は交差時間のみならずΔＶＧＤの値に大きく依存す
る。ΔＶＧＤが大きいほど充電能力は大きくなる。通
常、ΔＶＧＤ１はΔVGD2の３倍程度になるので、従来の
駆動方法ではＥ２画素の２フレームの充電が最も苦しく
なり、該当画素のソース電圧ＶＳは目標とするＶＤＨに
到達しない場合がある。この場合、偶数番目のドレイン
線につながれた画素の透過率が増加（ノーマリホワイト
表示の場合）し、表示むらになると言う問題が生じる。
差時間は同図（ｂ）のように半分となるので、画素Ｅ２
のＴＦＴすなわち偶数番目のドレイン線に接続された画
素ＴＦＴの液晶容量ＣＬＣへの充電能力は、奇数番目の
ＴＦＴの２倍の充電能力が必要になる。さらに、充電能
力は交差時間のみならずΔＶＧＤの値に大きく依存す
る。ΔＶＧＤが大きいほど充電能力は大きくなる。通
常、ΔＶＧＤ１はΔVGD2の３倍程度になるので、従来の
駆動方法ではＥ２画素の２フレームの充電が最も苦しく
なり、該当画素のソース電圧ＶＳは目標とするＶＤＨに
到達しない場合がある。この場合、偶数番目のドレイン
線につながれた画素の透過率が増加（ノーマリホワイト
表示の場合）し、表示むらになると言う問題が生じる。
【００１０】そこで本発明の第１の目的は、液晶へ印加
するソース電圧の充電不足を解消し、表示むらのない液
晶表示装置の駆動方法を提供することにある。
するソース電圧の充電不足を解消し、表示むらのない液
晶表示装置の駆動方法を提供することにある。
【００１１】また、従来技術においてはサンプリングＴ
ＦＴ特性不良による製造歩留りの低下について充分考慮
されていなかった。本発明の第２の目的はサンプリング
TFTのスイッチング特性が不良（導通抵抗の増大，遮断
抵抗の低下）の液晶表示装置の救済策を提供することに
ある。
ＦＴ特性不良による製造歩留りの低下について充分考慮
されていなかった。本発明の第２の目的はサンプリング
TFTのスイッチング特性が不良（導通抵抗の増大，遮断
抵抗の低下）の液晶表示装置の救済策を提供することに
ある。
【００１２】また従来技術では、断線不良対策の冗長構
造をとると表示装置の輝度が低下したり、配線の短絡不
良が増加するという問題があった。例えば前記第２の従
来技術（特開平1−68724号公報）では各画素の左右両側
にドレイン配線を引き回している。このため、画素間
に、別系統の２本のドレイン線Ｄ２，Ｄ３が平行に形成
されることになる。通常、２本のドレイン線の間隔が狭
く (１０μｍ以下) かつ同層となるため、ドレイン線間
の短絡不良の発生率が増加すると言う問題があった。ま
た不透明な配線が占める面積が増える(画素数の２倍の
ドレイン線が必要)ことにより、透過型の液晶表示装置
の輝度が低下するという問題があった。また各画素にＴ
ＦＴに２個ずつ形成することも輝度低下をもたらした。
造をとると表示装置の輝度が低下したり、配線の短絡不
良が増加するという問題があった。例えば前記第２の従
来技術（特開平1−68724号公報）では各画素の左右両側
にドレイン配線を引き回している。このため、画素間
に、別系統の２本のドレイン線Ｄ２，Ｄ３が平行に形成
されることになる。通常、２本のドレイン線の間隔が狭
く (１０μｍ以下) かつ同層となるため、ドレイン線間
の短絡不良の発生率が増加すると言う問題があった。ま
た不透明な配線が占める面積が増える(画素数の２倍の
ドレイン線が必要)ことにより、透過型の液晶表示装置
の輝度が低下するという問題があった。また各画素にＴ
ＦＴに２個ずつ形成することも輝度低下をもたらした。
【００１３】本発明の第３の目的は、このような不良増
加や輝度低下を伴わない、冗長配線の構造を提供するこ
とにある。
加や輝度低下を伴わない、冗長配線の構造を提供するこ
とにある。
【００１４】
【課題を解決するための手段】本発明は、前記３つの目
的を次の手段によって達成するものである。
的を次の手段によって達成するものである。
【００１５】本発明の第１の目的は、ドレイン電圧の振
幅値の中心電圧を基準電圧とし、前記基準電圧より高く
液晶への印加電圧となるドレイン電圧ＶＤと、画素ＴＦ
Ｔをオン状態とするパルス状のゲート電圧ＶＧとのオー
バラップ時間を、前記基準電圧より低く液晶への印加電
圧となるドレイン電圧ＶＤと、画素ＴＦＴをオン状態と
するパルス状のゲート電圧ＶＧとのオーバラップ時間よ
りも長くすることによって達成される。
幅値の中心電圧を基準電圧とし、前記基準電圧より高く
液晶への印加電圧となるドレイン電圧ＶＤと、画素ＴＦ
Ｔをオン状態とするパルス状のゲート電圧ＶＧとのオー
バラップ時間を、前記基準電圧より低く液晶への印加電
圧となるドレイン電圧ＶＤと、画素ＴＦＴをオン状態と
するパルス状のゲート電圧ＶＧとのオーバラップ時間よ
りも長くすることによって達成される。
【００１６】上記第２の目的は、製造工程において、サ
ンプリングＴＦＴの特性が良好な物のみドライバーＩＣ
数を１／２化し、それ以外は従来通りの数のドライバー
ＩＣを実装し、サンプリングＴＦＴを実質的に機能させ
ずに駆動することにより達成される。
ンプリングＴＦＴの特性が良好な物のみドライバーＩＣ
数を１／２化し、それ以外は従来通りの数のドライバー
ＩＣを実装し、サンプリングＴＦＴを実質的に機能させ
ずに駆動することにより達成される。
【００１７】上記第３の目的は、隣の画素列を駆動する
ドレイン線同志を結んでドレイン配線のループを作り、
かつ表示領域外にこのループの開閉を制御するスイッチ
ング素子を設けることにより達成される。
ドレイン線同志を結んでドレイン配線のループを作り、
かつ表示領域外にこのループの開閉を制御するスイッチ
ング素子を設けることにより達成される。
【００１８】
【作用】本発明の第１の目的については、画素ＴＦＴの
充電能力が低下する基準電圧より高いドレイン電圧ＶＤ
の時に、基準電圧より高いドレイン電圧ＶＤと画素TFT
をオン状態とするパルス状のゲート電圧ＶＧとのオーバ
ラップ時間を、基準電圧より低いドレイン電圧ＶＤと画
素ＴＦＴをオン状態とするパルス状のゲート電圧ＶＧと
のオーバラップ時間よりも長くすることによって、液晶
への印加電圧となるソース電圧ＶＳの充電不足を防止
し、表示むらのない液晶表示装置が実現できる。
充電能力が低下する基準電圧より高いドレイン電圧ＶＤ
の時に、基準電圧より高いドレイン電圧ＶＤと画素TFT
をオン状態とするパルス状のゲート電圧ＶＧとのオーバ
ラップ時間を、基準電圧より低いドレイン電圧ＶＤと画
素ＴＦＴをオン状態とするパルス状のゲート電圧ＶＧと
のオーバラップ時間よりも長くすることによって、液晶
への印加電圧となるソース電圧ＶＳの充電不足を防止
し、表示むらのない液晶表示装置が実現できる。
【００１９】第２の目的に対しては、従来のサンプリン
グトランジスタのない液晶表示装置の駆動に変更できる
構成としたことが要点である。すなわち、サンプリング
トランジスタを設けた側の隣合う画素のドレイン線を、
前記サンプリングトランジスタを介して接続する。さら
に、前記サンプリングトランジスタ側に正規の端子（デ
ータ入力端子）を設け、前記サンプリング回路とは反対
側のドレイン線に補助の端子を設けることによって達成
される。すなわち、サンプリングトランジスタが動作不
良を起こした場合には、補助端子側にもドライバーＩＣ
を接続し駆動すれば、サンプリングトランジスタの欠陥
による表示装置の不良を防げるものである。
グトランジスタのない液晶表示装置の駆動に変更できる
構成としたことが要点である。すなわち、サンプリング
トランジスタを設けた側の隣合う画素のドレイン線を、
前記サンプリングトランジスタを介して接続する。さら
に、前記サンプリングトランジスタ側に正規の端子（デ
ータ入力端子）を設け、前記サンプリング回路とは反対
側のドレイン線に補助の端子を設けることによって達成
される。すなわち、サンプリングトランジスタが動作不
良を起こした場合には、補助端子側にもドライバーＩＣ
を接続し駆動すれば、サンプリングトランジスタの欠陥
による表示装置の不良を防げるものである。
【００２０】第３の目的となる線欠陥に対する冗長構造
の作用について説明する。相隣合う画素のドレイン線を
ループ状につなぎ、かつ表示領域外(周辺部)においてサ
ンプリング用のスイッチング素子３個を表示領域の両側
のループに挿入してある。すなわち、一方側画素のサン
プリングトランジスタをオン状態に保ち、画素ＴＦＴの
ゲート電圧選択時間中に残りのサンプリングトランジス
タのゲートに、あるクロック電圧を与える。このうちゲ
ート選択時間の前半においては、これらの全てのサンプ
リングトランジスタを導通状態にする。断線箇所があっ
ても下側に設けたサンプリングトランジスタを介して電
圧が給電され、ドレインラインのループ全体が充電され
る。続いて後半では、前記残りのサンプリングトランジ
スタが遮断され、一方の画素の電位はそのままで、他方
の画素側のドレインラインが充電される。即ち最終的に
はループを形成したドレインラインの画素の液晶容量
に、が充電される。以上のように、本回路構成によれば
各画素間にドレイン線は１本のみで良く、冗長ループを
形成してもドレイン線間のショート不良は増えない。ま
た配線の占める面積も増えないので表示装置の輝度も低
下しない。
の作用について説明する。相隣合う画素のドレイン線を
ループ状につなぎ、かつ表示領域外(周辺部)においてサ
ンプリング用のスイッチング素子３個を表示領域の両側
のループに挿入してある。すなわち、一方側画素のサン
プリングトランジスタをオン状態に保ち、画素ＴＦＴの
ゲート電圧選択時間中に残りのサンプリングトランジス
タのゲートに、あるクロック電圧を与える。このうちゲ
ート選択時間の前半においては、これらの全てのサンプ
リングトランジスタを導通状態にする。断線箇所があっ
ても下側に設けたサンプリングトランジスタを介して電
圧が給電され、ドレインラインのループ全体が充電され
る。続いて後半では、前記残りのサンプリングトランジ
スタが遮断され、一方の画素の電位はそのままで、他方
の画素側のドレインラインが充電される。即ち最終的に
はループを形成したドレインラインの画素の液晶容量
に、が充電される。以上のように、本回路構成によれば
各画素間にドレイン線は１本のみで良く、冗長ループを
形成してもドレイン線間のショート不良は増えない。ま
た配線の占める面積も増えないので表示装置の輝度も低
下しない。
【００２１】
【実施例】以下、本発明の実施例について、図面を用い
て説明する。
て説明する。
【００２２】図１は本発明の駆動法を用いたアクティブ
マトリクス型の液晶表示装置の１実施例を示したもので
ある。
マトリクス型の液晶表示装置の１実施例を示したもので
ある。
【００２３】同図で、液晶表示部８はマトリクス状に配
置された複数の液晶セル（ＬＣ）に対して、それぞれＴ
ＦＴを設け、このＴＦＴのスイッチング動作によって各
液晶セルを駆動するようにしたものである。ここで、横
方向に並んだＴＦＴの各ゲートから共通に引き出した電
極であるゲートラインＧ１〜ＧＭに対して、ゲート駆動
回路１から順次ゲート電圧を印加し、各ゲートライン毎
にＴＦＴのゲートをオンしていく。
置された複数の液晶セル（ＬＣ）に対して、それぞれＴ
ＦＴを設け、このＴＦＴのスイッチング動作によって各
液晶セルを駆動するようにしたものである。ここで、横
方向に並んだＴＦＴの各ゲートから共通に引き出した電
極であるゲートラインＧ１〜ＧＭに対して、ゲート駆動
回路１から順次ゲート電圧を印加し、各ゲートライン毎
にＴＦＴのゲートをオンしていく。
【００２４】一方、縦方向に並んだＴＦＴの各ドレイン
から共通に引き出した電極であるドレインラインＤ１〜
ＤＮに対して、上記オンゲート電圧を印加されたゲート
ライン毎に、データ電圧をデータ駆動回路２からサンプ
リング回路３を経て順次印加し、各液晶セルに与えてい
く。また、サンプリング回路３は、上記各ドレインライ
ンに対してサンプリング用ＴＦＴを持ち、サンプリング
用ＴＦＴのゲ−ト端子に画素ＴＦＴゲートオン電圧が印
加している間に、複数の電圧φ１，φ２を供給する。但
し、この出力電圧φ１，φ２はサンプリング駆動回路９
より供給されるが、画面制御回路１０（ゲート駆動回路
１やデータ駆動回路２へも制御信号を送信する）にてフ
レームを、判定しフレーム毎にサンプリング駆動回路９
（本回路は画面制御回路１０に内蔵してもよい）に極性
反転指令を出す。また、サンプリング回路３に入力され
るドレイン信号はサンプリングの信号数に応じてまとめ
ることができるため、サンプリング回路３からデータ駆
動回路２に接続されるドレインラインの数を低減でき
る。
から共通に引き出した電極であるドレインラインＤ１〜
ＤＮに対して、上記オンゲート電圧を印加されたゲート
ライン毎に、データ電圧をデータ駆動回路２からサンプ
リング回路３を経て順次印加し、各液晶セルに与えてい
く。また、サンプリング回路３は、上記各ドレインライ
ンに対してサンプリング用ＴＦＴを持ち、サンプリング
用ＴＦＴのゲ−ト端子に画素ＴＦＴゲートオン電圧が印
加している間に、複数の電圧φ１，φ２を供給する。但
し、この出力電圧φ１，φ２はサンプリング駆動回路９
より供給されるが、画面制御回路１０（ゲート駆動回路
１やデータ駆動回路２へも制御信号を送信する）にてフ
レームを、判定しフレーム毎にサンプリング駆動回路９
（本回路は画面制御回路１０に内蔵してもよい）に極性
反転指令を出す。また、サンプリング回路３に入力され
るドレイン信号はサンプリングの信号数に応じてまとめ
ることができるため、サンプリング回路３からデータ駆
動回路２に接続されるドレインラインの数を低減でき
る。
【００２５】これらの回路の内、少なくともサンプリン
グ回路３を画素ＴＦＴ同様にガラス等を材料とする基板
上４に形成できれば、サンプリングＴＦＴのサンプリン
グ信号数に対応して、サンプリング回路３とデータ駆動
回路２間の接続数は低減できるため、ガラス基板上４に
形成した表示装置本体と外部駆動回路間との接続線が低
減できデータ駆動回路２も簡略化できる。図１０に示し
たようにサンプリング信号数が２の場合、ドレインライ
ンＤ１とＤ２がひとまとめにされＤＫ１としてデータ駆
動回路に接続され、結果として画素ＴＦＴ及びサンプリ
ング回路３の形成された基板とデータ駆動回路２との接
続数は半減、すなわちデータ駆動回路２を構成するドラ
イバＩＣ数を半減できる。サンプリング回路３は画素Ｔ
ＦＴと同じ工程で容易に形成できるので、ドライバＩＣ
数を半減にした効果により、液晶表示コストを低減でき
る効果がある。
グ回路３を画素ＴＦＴ同様にガラス等を材料とする基板
上４に形成できれば、サンプリングＴＦＴのサンプリン
グ信号数に対応して、サンプリング回路３とデータ駆動
回路２間の接続数は低減できるため、ガラス基板上４に
形成した表示装置本体と外部駆動回路間との接続線が低
減できデータ駆動回路２も簡略化できる。図１０に示し
たようにサンプリング信号数が２の場合、ドレインライ
ンＤ１とＤ２がひとまとめにされＤＫ１としてデータ駆
動回路に接続され、結果として画素ＴＦＴ及びサンプリ
ング回路３の形成された基板とデータ駆動回路２との接
続数は半減、すなわちデータ駆動回路２を構成するドラ
イバＩＣ数を半減できる。サンプリング回路３は画素Ｔ
ＦＴと同じ工程で容易に形成できるので、ドライバＩＣ
数を半減にした効果により、液晶表示コストを低減でき
る効果がある。
【００２６】次に、図２を用いて第１の実施例の動作を
説明する。
説明する。
【００２７】図２は本発明の一実施例に係る駆動電圧波
形を示す図であり、ノーマリホマイト表示の黒表示の場
合を示している。同図（ａ）はサンプリングＴＦＴのゲ
ート電圧φと外部ドライバＩＣから供給されるドレイン
電圧ＶＤＤの関係を示したものである。それぞれ奇数番
目（Ｄ１，Ｄ３）および偶数番目（Ｄ２，Ｄ４）のドレ
イン線への印加電圧波形を示す。同図（ｂ）は画素ＴＦ
Ｔのゲート電圧ＶＧと前記サンプリングＴＦＴからの出
力電圧画素ＴＦＴであるＥ１、Ｅ２のドレイン電圧であ
るＶＤの電圧波形を示したものである。この波形は図１
０の回路の１番目すなわちＧ１に対するもので、それぞ
れ画素ＴＦＴに対するドレイン線の奇数番目（ここでは
Ｄ１ラインの画素Ｅ１、Ｅ３）、偶数番目（ここではＤ
２ラインの画素Ｅ２、Ｅ４）の駆動波形に対応する。白
表示の場合はＶＤ電圧の最大値と最小値の中心電圧ＶＣ
あるいは対向電極の電圧ＶＣＯＭに等しい電圧を加えれ
ばよい。
形を示す図であり、ノーマリホマイト表示の黒表示の場
合を示している。同図（ａ）はサンプリングＴＦＴのゲ
ート電圧φと外部ドライバＩＣから供給されるドレイン
電圧ＶＤＤの関係を示したものである。それぞれ奇数番
目（Ｄ１，Ｄ３）および偶数番目（Ｄ２，Ｄ４）のドレ
イン線への印加電圧波形を示す。同図（ｂ）は画素ＴＦ
Ｔのゲート電圧ＶＧと前記サンプリングＴＦＴからの出
力電圧画素ＴＦＴであるＥ１、Ｅ２のドレイン電圧であ
るＶＤの電圧波形を示したものである。この波形は図１
０の回路の１番目すなわちＧ１に対するもので、それぞ
れ画素ＴＦＴに対するドレイン線の奇数番目（ここでは
Ｄ１ラインの画素Ｅ１、Ｅ３）、偶数番目（ここではＤ
２ラインの画素Ｅ２、Ｅ４）の駆動波形に対応する。白
表示の場合はＶＤ電圧の最大値と最小値の中心電圧ＶＣ
あるいは対向電極の電圧ＶＣＯＭに等しい電圧を加えれ
ばよい。
【００２８】本実施例では、１フレーム目と２フレーム
でサンプリングＴＦＴのＴＲ１とＴＲ２のゲート電圧で
あるφ１とφ２の電圧がフレーム毎に反転し、ＶＤＤは
フレーム毎に反転していない。これに対して、従来の駆
動法では、図１１で示すようにφ１とφ２はフレーム毎
に反転しておらず、逆にＶＤＤは反転している。
でサンプリングＴＦＴのＴＲ１とＴＲ２のゲート電圧で
あるφ１とφ２の電圧がフレーム毎に反転し、ＶＤＤは
フレーム毎に反転していない。これに対して、従来の駆
動法では、図１１で示すようにφ１とφ２はフレーム毎
に反転しておらず、逆にＶＤＤは反転している。
【００２９】本発明の駆動法を用いるならば、同図
（ｂ）に示すように、画素ＴＦＴの充電能力が問題にな
るドレイン電圧ＶＤが基準電圧ＶＣより高い場合、すな
わち、ΔＶＧＤの小さい場合（すなわちΔＶＧＤ２）の
ゲート電圧ＶＧとドレイン電圧ＶＤの交差時間はｔＧと
なり、逆に充電能力に余裕のあるドレイン電圧ＶＤが基
準電圧ＶＣより低い、すなわち、ΔＶＧＤの大きい（す
なわちΔＶＧＤ１）場合の交差時間はｔＧ／２となる。
交差時間がｔＧ／２となってもΔＶＧＤ１が充分大きい
ため、充電能力が大きく液晶表示装置の表示性能上は問
題にならない。このように、本駆動方法によれば、ｔＧ
期間に対応するφ１とφ２が画素ＴＦＴ充電能力の小さ
くなる駆動条件に対して優先して充電が行われ、ＶＧと
ＶＤの交差時間を長くできるので充電不足による表示む
らの発生を防止できる。
（ｂ）に示すように、画素ＴＦＴの充電能力が問題にな
るドレイン電圧ＶＤが基準電圧ＶＣより高い場合、すな
わち、ΔＶＧＤの小さい場合（すなわちΔＶＧＤ２）の
ゲート電圧ＶＧとドレイン電圧ＶＤの交差時間はｔＧと
なり、逆に充電能力に余裕のあるドレイン電圧ＶＤが基
準電圧ＶＣより低い、すなわち、ΔＶＧＤの大きい（す
なわちΔＶＧＤ１）場合の交差時間はｔＧ／２となる。
交差時間がｔＧ／２となってもΔＶＧＤ１が充分大きい
ため、充電能力が大きく液晶表示装置の表示性能上は問
題にならない。このように、本駆動方法によれば、ｔＧ
期間に対応するφ１とφ２が画素ＴＦＴ充電能力の小さ
くなる駆動条件に対して優先して充電が行われ、ＶＧと
ＶＤの交差時間を長くできるので充電不足による表示む
らの発生を防止できる。
【００３０】図３は画素ＴＦＴに対する充電能力をΔＶ
ＧＤ１とΔＶＧＤ２の場合を比較したものである。ここ
で、図２（ｂ）の対応する電圧はＶＧが０Ｖから２５Ｖ
のパルス電圧、ｔＧが３５μｓ（ゲート線数４８０本の
表示装置に対応）、ＶＤは最大電圧ＶＤＨが２１Ｖ、最
小電圧ＶＤＬが５Ｖであり、対応するΔＶＧＤはΔＶＧ
Ｄ１＝２０Ｖ、ΔＶＧＤ２＝４Ｖである。画素ＴＦＴは
非晶質シリコンＴＦＴでチャネル長とチャネル幅の比す
なわちＷ／Ｌは５で移動度は０.５cm2／(Ｖｓ)、しきい
電圧は２Ｖである。横軸にΔＶＧＤ２＝４Ｖの時のソー
ス電圧に対する充電率、縦軸にΔＶＧＤ１＝２０Ｖの時
の充電率を示している。本図で明白な様にΔＶＧＤ１＝
２０Ｖの充電率はΔＶＧＤ２＝４Ｖの充電率より非常に
高い。例えば、ΔＶＧＤ２の充電率が６０％の時にΔＶ
ＧＤ１の充電率は９９.７％以上にも及ぶ。
ＧＤ１とΔＶＧＤ２の場合を比較したものである。ここ
で、図２（ｂ）の対応する電圧はＶＧが０Ｖから２５Ｖ
のパルス電圧、ｔＧが３５μｓ（ゲート線数４８０本の
表示装置に対応）、ＶＤは最大電圧ＶＤＨが２１Ｖ、最
小電圧ＶＤＬが５Ｖであり、対応するΔＶＧＤはΔＶＧ
Ｄ１＝２０Ｖ、ΔＶＧＤ２＝４Ｖである。画素ＴＦＴは
非晶質シリコンＴＦＴでチャネル長とチャネル幅の比す
なわちＷ／Ｌは５で移動度は０.５cm2／(Ｖｓ)、しきい
電圧は２Ｖである。横軸にΔＶＧＤ２＝４Ｖの時のソー
ス電圧に対する充電率、縦軸にΔＶＧＤ１＝２０Ｖの時
の充電率を示している。本図で明白な様にΔＶＧＤ１＝
２０Ｖの充電率はΔＶＧＤ２＝４Ｖの充電率より非常に
高い。例えば、ΔＶＧＤ２の充電率が６０％の時にΔＶ
ＧＤ１の充電率は９９.７％以上にも及ぶ。
【００３１】このように、本駆動法を用いるならば、ｔ
Ｇ期間に対応するφ１とφ２が画素ＴＦＴ充電能力の小
さくなる駆動条件に対して優先して充電が行われるよう
に、ＶＧと画素ＴＦＴのＶＤの交差時間を長くできるの
で、充電不足が原因の表示むらの発生しない液晶表示装
置を提供できる。
Ｇ期間に対応するφ１とφ２が画素ＴＦＴ充電能力の小
さくなる駆動条件に対して優先して充電が行われるよう
に、ＶＧと画素ＴＦＴのＶＤの交差時間を長くできるの
で、充電不足が原因の表示むらの発生しない液晶表示装
置を提供できる。
【００３２】図４には、この発明に係る液晶表示装置の
駆動方法を用いたラップトップ型（又はブック型）のマ
イクロコンピュータの一実施例の概略斜視図が示されて
いる。キーボード５を本体として、これに表示モニター
となる液晶表示装置６が具備されている。前記表示モニ
ターは本発明の液晶表示装置を内蔵したもので、内蔵し
たマイクロコンピュータの信号が画面制御回路に入力さ
れそこで、表示内容を判定しゲート駆動回路，データ駆
動回路、及びサンプリング駆動回路にそれぞれ信号を送
信する。駆動方法は上記実施例１の駆動方法を用いてお
り、表示品質の優れた画像のモニターが実現できるとと
もに、サンプリング回路を画素ＴＦＴと同一基板上に形
成でき、値段の安く、しかも軽量なマイクロコンピュー
タが実現できる。
駆動方法を用いたラップトップ型（又はブック型）のマ
イクロコンピュータの一実施例の概略斜視図が示されて
いる。キーボード５を本体として、これに表示モニター
となる液晶表示装置６が具備されている。前記表示モニ
ターは本発明の液晶表示装置を内蔵したもので、内蔵し
たマイクロコンピュータの信号が画面制御回路に入力さ
れそこで、表示内容を判定しゲート駆動回路，データ駆
動回路、及びサンプリング駆動回路にそれぞれ信号を送
信する。駆動方法は上記実施例１の駆動方法を用いてお
り、表示品質の優れた画像のモニターが実現できるとと
もに、サンプリング回路を画素ＴＦＴと同一基板上に形
成でき、値段の安く、しかも軽量なマイクロコンピュー
タが実現できる。
【００３３】次に本発明の第２の実施例を説明する。本
発明の駆動方法を図５に示す。対象とする回路は図１の
回路と同一の回路で実現できる。本発明の特徴は、画素
TFTの充電が苦しくなる基準電圧より高いドレイン電圧
ＶＤの時のゲート電圧ＶＧが、基準電圧より低いドレイ
ン電圧ＶＤの時のゲート電圧ＶＧよりも高い所定の電圧
で駆動する点である。この駆動方法は、画面制御回路１
０でフレームの切り替わりを判別し、この信号をデータ
駆動回路２にデータ信号と一緒に送信しデータ駆動回路
２にてドレイン電圧を上げる方法と、画面制御回路１０
からデータ駆動回路２に送信する信号の電圧をフレーム
毎に可変することによって実現できる。この駆動方法を
用いるならば基準電圧より高いＶＤの時のゲート電圧Ｖ
Ｇとのオーバラップ時間が短い場合でも、ゲート電圧Ｖ
Ｇとドレイン電圧ＶＤの差電圧ΔＶＧＤを大きくできる
ので、ΔＶＧＤを基準電圧より高いＶＤの時の充電不足
が生じさせない所定の値に設定すれば、充電不足が原因
の表示むらの発生しない液晶表示装置を提供できる。言
うまでもないが、本実施例の駆動方法と実施例１の駆動
方法を組み合わせることで充電能力を更に上げることが
できる。
発明の駆動方法を図５に示す。対象とする回路は図１の
回路と同一の回路で実現できる。本発明の特徴は、画素
TFTの充電が苦しくなる基準電圧より高いドレイン電圧
ＶＤの時のゲート電圧ＶＧが、基準電圧より低いドレイ
ン電圧ＶＤの時のゲート電圧ＶＧよりも高い所定の電圧
で駆動する点である。この駆動方法は、画面制御回路１
０でフレームの切り替わりを判別し、この信号をデータ
駆動回路２にデータ信号と一緒に送信しデータ駆動回路
２にてドレイン電圧を上げる方法と、画面制御回路１０
からデータ駆動回路２に送信する信号の電圧をフレーム
毎に可変することによって実現できる。この駆動方法を
用いるならば基準電圧より高いＶＤの時のゲート電圧Ｖ
Ｇとのオーバラップ時間が短い場合でも、ゲート電圧Ｖ
Ｇとドレイン電圧ＶＤの差電圧ΔＶＧＤを大きくできる
ので、ΔＶＧＤを基準電圧より高いＶＤの時の充電不足
が生じさせない所定の値に設定すれば、充電不足が原因
の表示むらの発生しない液晶表示装置を提供できる。言
うまでもないが、本実施例の駆動方法と実施例１の駆動
方法を組み合わせることで充電能力を更に上げることが
できる。
【００３４】次に本発明の第３の実施例を図６及び図７
に示す。本発明の等価回路を図６に、構成を図７に示
す。
に示す。本発明の等価回路を図６に、構成を図７に示
す。
【００３５】第一の発明同様に２×４画素を例にして説
明を行う。本実施例は図６に示すように、サンプリング
ＴＦＴをゲートラインに対して上下に設けたものであ
る。ドレインラインＤ１とＤ２が、それぞれサンプリン
グＴＦＴのＴＲ１及びＴＲ２を介してデータ駆動回路と
接続され、ドレインラインＤ３とＤ４が、それぞれサン
プリングＴＦＴのＴＲ３及びＴＲ４を介してデータ駆動
回路と接続されている。サンプリング回路とデータ駆動
回路との接続線数は実施例１と同じであるが、サンプリ
ング回路を基板上下に振り分けているため、基板の上部
あるいは下部のサンプリング回路とデータ駆動回路間の
接続ピッチは、実施例１で説明した回路に比べて２倍と
なるため、ドレイン配線数の多い高精細液晶表示装置に
於いて接続が容易になり、接続不良による歩留低下を押
さえられる。
明を行う。本実施例は図６に示すように、サンプリング
ＴＦＴをゲートラインに対して上下に設けたものであ
る。ドレインラインＤ１とＤ２が、それぞれサンプリン
グＴＦＴのＴＲ１及びＴＲ２を介してデータ駆動回路と
接続され、ドレインラインＤ３とＤ４が、それぞれサン
プリングＴＦＴのＴＲ３及びＴＲ４を介してデータ駆動
回路と接続されている。サンプリング回路とデータ駆動
回路との接続線数は実施例１と同じであるが、サンプリ
ング回路を基板上下に振り分けているため、基板の上部
あるいは下部のサンプリング回路とデータ駆動回路間の
接続ピッチは、実施例１で説明した回路に比べて２倍と
なるため、ドレイン配線数の多い高精細液晶表示装置に
於いて接続が容易になり、接続不良による歩留低下を押
さえられる。
【００３６】図７は本駆動法を用いたアクティブマトリ
クス型の液晶表示装置の構成を示す。同図で、基板４上
に、マトリクス状に配置された複数の液晶セル（ＬＣ）
に対して、それぞれＴＦＴを設け、かつ、同一基板４内
にサンプリング回路３を形成し、上記ＴＦＴのスイッチ
ング動作によって各液晶セルを駆動するようにしたもの
である。ここで、横方向に並んだＴＦＴの各ゲートから
共通に引き出した電極であるゲートラインＧ１〜ＧＭに
対して、ゲート駆動回路１から順次ゲート電圧を印加
し、各ゲートライン毎にゲートをオンしていく。一方、
立て方向に並んだＴＦＴの各ドレインから共通に引き出
した電極であるドレインラインＤ１〜ＤＮに対して、上
記オンされたゲートライン毎のデータ電圧をデータ駆動
回路２からサンプリング回路３を経て順次印加し、各液
晶セルに与えていく。また、サンプリング回路３は図６
に示した様に、上記各ドレインラインに対してサンプリ
ングＴＦＴを持ち、サンプリングＴＦＴのゲート電圧に
画素ＴＦＴゲート電圧がオンしている間に複数の電圧φ
１，φ２を供給する。これにより、サンプリングの数に
応じてドレインラインがひとまとめにされ、サンプリン
グ回路３からデータ駆動回路２に接続される。これらの
回路の内、図７に示すように少なくともサンプリング回
路３を画素ＴＦＴ同様にガラス等を材料とする基板上に
形成すればサンプリング数に対応して、サンプリング回
路３とデータ駆動回路２の接続数を低減できる。サンプ
リング回路３は画素ＴＦＴと同様に基板４（通常はガラ
ス等で構成される透明基板）上に形成される。サンプリ
ング数が２の場合、例えば、ドレインラインＤ１とＤ２
がひとまとめにされＤＫ１としてデータ駆動回路に接続
され上部から引き出され、ドレインラインＤ３とＤ４が
ひとまとめにされＤＫ２として下部より引き出され、そ
れぞれデータ駆動回路２に接続され、結果として画素Ｔ
ＦＴ及びサンプリング回路３の形成された基板とデータ
駆動回路２との接続数は半減、すなわちデータ駆動回路
を構成するドライバＩＣ数を半減できる。サンプリング
回路３は画素ＴＦＴと同じ工程で容易に形成できるの
で、ドライバＩＣ数を半減にした効果により、液晶表示
装置のコストを低減できる効果がある。本発明では実施
例１に比べて上下に配線の引出を行っているため画素Ｔ
ＦＴが形成された基板と外部のドライバＩＣ回路との接
続ピッチが実施例１に比べて倍になり接続の信頼性が著
しく向上すると言う特徴がある。本発明の駆動方法は基
本的に実施例１と同じである。もちろん実施例２の駆動
方法を使用できる。
クス型の液晶表示装置の構成を示す。同図で、基板４上
に、マトリクス状に配置された複数の液晶セル（ＬＣ）
に対して、それぞれＴＦＴを設け、かつ、同一基板４内
にサンプリング回路３を形成し、上記ＴＦＴのスイッチ
ング動作によって各液晶セルを駆動するようにしたもの
である。ここで、横方向に並んだＴＦＴの各ゲートから
共通に引き出した電極であるゲートラインＧ１〜ＧＭに
対して、ゲート駆動回路１から順次ゲート電圧を印加
し、各ゲートライン毎にゲートをオンしていく。一方、
立て方向に並んだＴＦＴの各ドレインから共通に引き出
した電極であるドレインラインＤ１〜ＤＮに対して、上
記オンされたゲートライン毎のデータ電圧をデータ駆動
回路２からサンプリング回路３を経て順次印加し、各液
晶セルに与えていく。また、サンプリング回路３は図６
に示した様に、上記各ドレインラインに対してサンプリ
ングＴＦＴを持ち、サンプリングＴＦＴのゲート電圧に
画素ＴＦＴゲート電圧がオンしている間に複数の電圧φ
１，φ２を供給する。これにより、サンプリングの数に
応じてドレインラインがひとまとめにされ、サンプリン
グ回路３からデータ駆動回路２に接続される。これらの
回路の内、図７に示すように少なくともサンプリング回
路３を画素ＴＦＴ同様にガラス等を材料とする基板上に
形成すればサンプリング数に対応して、サンプリング回
路３とデータ駆動回路２の接続数を低減できる。サンプ
リング回路３は画素ＴＦＴと同様に基板４（通常はガラ
ス等で構成される透明基板）上に形成される。サンプリ
ング数が２の場合、例えば、ドレインラインＤ１とＤ２
がひとまとめにされＤＫ１としてデータ駆動回路に接続
され上部から引き出され、ドレインラインＤ３とＤ４が
ひとまとめにされＤＫ２として下部より引き出され、そ
れぞれデータ駆動回路２に接続され、結果として画素Ｔ
ＦＴ及びサンプリング回路３の形成された基板とデータ
駆動回路２との接続数は半減、すなわちデータ駆動回路
を構成するドライバＩＣ数を半減できる。サンプリング
回路３は画素ＴＦＴと同じ工程で容易に形成できるの
で、ドライバＩＣ数を半減にした効果により、液晶表示
装置のコストを低減できる効果がある。本発明では実施
例１に比べて上下に配線の引出を行っているため画素Ｔ
ＦＴが形成された基板と外部のドライバＩＣ回路との接
続ピッチが実施例１に比べて倍になり接続の信頼性が著
しく向上すると言う特徴がある。本発明の駆動方法は基
本的に実施例１と同じである。もちろん実施例２の駆動
方法を使用できる。
【００３７】次に本発明の第４の実施例を示す。本発明
の等価回路を図８及び駆動方法を図９に示す。図８に示
した等価回路はサンプリング数が４個の場合であるが、
当然この数は多くても問題はない。従って、４つのドレ
インラインから画素ＴＦＴと同一基板上に形成されたサ
ンプリング回路を通してひとまとめになり外部のデータ
駆動回路と接続される。従って、ドレイン側の駆動ＩＣ
数が４分の１に低減されることにより、大幅に価格が低
減できる効果がある。
の等価回路を図８及び駆動方法を図９に示す。図８に示
した等価回路はサンプリング数が４個の場合であるが、
当然この数は多くても問題はない。従って、４つのドレ
インラインから画素ＴＦＴと同一基板上に形成されたサ
ンプリング回路を通してひとまとめになり外部のデータ
駆動回路と接続される。従って、ドレイン側の駆動ＩＣ
数が４分の１に低減されることにより、大幅に価格が低
減できる効果がある。
【００３８】図９（ａ）は図７のドレイン線Ｄ１〜Ｄ４
に対するサンプリングＴＦＴに対するゲート電圧である
φ１〜φ４とデータ駆動回路からの出力電圧であるＶＤ
Ｄの駆動電圧波形のタイミングチャートを示す。本駆動
波形はノーマリホワイト型の液晶表示装置を黒表示する
ケースを示している。同図において、ｔＧ期間内の１フ
レーム目は基準電圧ＶＣより高いドレイン電圧ＶＤをｔ
Ｇ期間内でφ１，φ２に対応して印加し、２フレーム目
ではφ１〜φ４をすべて反転する。これによって２フレ
ーム目では基準電圧ＶＣより高い電圧ＶＤをｔＧ期間内
でφ３，φ４に対して印加できる。従って、同図に示す
ＶＧとＶＤの関係に於いて、Ｅ１画素に於いては、ＶＧ
と基準電圧ＶＣより高いＶＤとのオーバラップ時間はｔ
Ｇ、基準電圧ＶＣより低いＶＤとのオーバラップ時間は
ｔＧ／２、Ｅ２画素に於いては、ＶＧと基準電圧ＶＣよ
り高いＶＤとのオーバラップ時間は３／４×ｔＧ、基準
電圧ＶＣより低いＶＤとのオーバラップ時間はｔＧ／
４、Ｅ３画素に於いては、ＶＧと基準電圧ＶＣより高い
ＶＤとのオーバラップ時間はｔＧ、基準電圧ＶＣより低
いＶＤとのオーバラップ時間はｔＧ／２、Ｅ４画素に於
いては、ＶＧと基準電圧ＶＣより高いＶＤとのオーバラ
ップ時間は３／４×ｔＧ、基準電圧ＶＣより低いＶＤと
のオーバラップ時間はｔＧ／４となり、結果的にすべて
の場合において、ＶＧと基準電圧ＶＣより高いＶＤとの
オーバラップ時間は基準電圧ＶＣより低いＶＤとのオー
バラップ時間より長くなる。これは、従来の駆動方法に
於いて、ＶＧと基準電圧ＶＣより高いＶＤとのオーバラ
ップ時間がｔＧ／４になる場合に比べて充電不足による
表示むらに対して著しく改善効果のある液晶表示装置を
提供できる。
に対するサンプリングＴＦＴに対するゲート電圧である
φ１〜φ４とデータ駆動回路からの出力電圧であるＶＤ
Ｄの駆動電圧波形のタイミングチャートを示す。本駆動
波形はノーマリホワイト型の液晶表示装置を黒表示する
ケースを示している。同図において、ｔＧ期間内の１フ
レーム目は基準電圧ＶＣより高いドレイン電圧ＶＤをｔ
Ｇ期間内でφ１，φ２に対応して印加し、２フレーム目
ではφ１〜φ４をすべて反転する。これによって２フレ
ーム目では基準電圧ＶＣより高い電圧ＶＤをｔＧ期間内
でφ３，φ４に対して印加できる。従って、同図に示す
ＶＧとＶＤの関係に於いて、Ｅ１画素に於いては、ＶＧ
と基準電圧ＶＣより高いＶＤとのオーバラップ時間はｔ
Ｇ、基準電圧ＶＣより低いＶＤとのオーバラップ時間は
ｔＧ／２、Ｅ２画素に於いては、ＶＧと基準電圧ＶＣよ
り高いＶＤとのオーバラップ時間は３／４×ｔＧ、基準
電圧ＶＣより低いＶＤとのオーバラップ時間はｔＧ／
４、Ｅ３画素に於いては、ＶＧと基準電圧ＶＣより高い
ＶＤとのオーバラップ時間はｔＧ、基準電圧ＶＣより低
いＶＤとのオーバラップ時間はｔＧ／２、Ｅ４画素に於
いては、ＶＧと基準電圧ＶＣより高いＶＤとのオーバラ
ップ時間は３／４×ｔＧ、基準電圧ＶＣより低いＶＤと
のオーバラップ時間はｔＧ／４となり、結果的にすべて
の場合において、ＶＧと基準電圧ＶＣより高いＶＤとの
オーバラップ時間は基準電圧ＶＣより低いＶＤとのオー
バラップ時間より長くなる。これは、従来の駆動方法に
於いて、ＶＧと基準電圧ＶＣより高いＶＤとのオーバラ
ップ時間がｔＧ／４になる場合に比べて充電不足による
表示むらに対して著しく改善効果のある液晶表示装置を
提供できる。
【００３９】以上に実施例においては、サンプリング数
が２個と４個の場合を示したがこれは、他のサンプリン
グ数に対しても本駆動方法が使用できることは言うまで
もない。また、以上の実施例においては、例えば、実施
例１において、サンプリング回路が画素ＴＦＴと同一基
板上に形成した場合を示したが、このサンプリングＴＦ
Ｔの機能を外部のドライバーＩＣに持たせても本駆動方
法は採用できる。
が２個と４個の場合を示したがこれは、他のサンプリン
グ数に対しても本駆動方法が使用できることは言うまで
もない。また、以上の実施例においては、例えば、実施
例１において、サンプリング回路が画素ＴＦＴと同一基
板上に形成した場合を示したが、このサンプリングＴＦ
Ｔの機能を外部のドライバーＩＣに持たせても本駆動方
法は採用できる。
【００４０】次に第５の実施例として、本発明の第２の
目的であるサンプリングトランジスタの特性不良対策の
例を説明する。
目的であるサンプリングトランジスタの特性不良対策の
例を説明する。
【００４１】図１８にその回路の一例を示す。図１８に
おいて、サンプリングトランジスタＴＲ１，ＴＲ２を形
成していない側のドレイン線Ｄ１端部にも、ドライバー
ＩＣから電圧を供給する予備端子ＴＤＲを設ける。前記
構成にすれば、製造工程でドライバーＩＣの実装の前に
サンプリングトランジスタの特性を検査し、不良の場合
に、サンプリングトランジスタ側の端子だけでなく予備
の端子側にもドライバーＩＣ（ＤＤ１，ＤＤ２）を接続
する。例えば、サンプリングトランジスタのスイッチン
グ特性が低下した不良（例えば導通抵抗が増大しかつ遮
断抵抗の低下した）の場合の駆動を考える。サンプリン
グ信号φ１をハイレベル、φ２をローレベルとし、トラ
ンジスタＴＲ１を導通，ＴＲ２を遮断しておく。この
時、上側及び下側にそれぞれ設けたドライバーＩＣか
ら、画素Ｅ１，Ｅ２に対応する電圧を端子ＴＤ，ＴＤＲ
に供給する。ドレイン線Ｄ１ついては、出力抵抗の低い
ドライバーＩＣのＤＤ２を直結することにより、ＴＲ１
の遮断抵抗が若干低下していてもドレイン線Ｄ１の電圧
はドライバーＩＣのＤＤ２から所定の電圧が供給される
ためドライバーＩＣのＤＤ１は供給される電圧低下の影
響を受けることがない。また、ドレイン線Ｄ２について
は、ＴＲ２が画素部のゲート選択時間全部を使って充電
すれば良い（サンプリングトランジスタ駆動の場合の２
倍）ので、ＴＲ２の導通抵抗が若干増加していても充分
な充電が出来、問題無い。なお、この場合にはドライバ
ーＩＣの個数が半減していないが、不良品の救済により
最終的に製造コストを下げることが出来る。
おいて、サンプリングトランジスタＴＲ１，ＴＲ２を形
成していない側のドレイン線Ｄ１端部にも、ドライバー
ＩＣから電圧を供給する予備端子ＴＤＲを設ける。前記
構成にすれば、製造工程でドライバーＩＣの実装の前に
サンプリングトランジスタの特性を検査し、不良の場合
に、サンプリングトランジスタ側の端子だけでなく予備
の端子側にもドライバーＩＣ（ＤＤ１，ＤＤ２）を接続
する。例えば、サンプリングトランジスタのスイッチン
グ特性が低下した不良（例えば導通抵抗が増大しかつ遮
断抵抗の低下した）の場合の駆動を考える。サンプリン
グ信号φ１をハイレベル、φ２をローレベルとし、トラ
ンジスタＴＲ１を導通，ＴＲ２を遮断しておく。この
時、上側及び下側にそれぞれ設けたドライバーＩＣか
ら、画素Ｅ１，Ｅ２に対応する電圧を端子ＴＤ，ＴＤＲ
に供給する。ドレイン線Ｄ１ついては、出力抵抗の低い
ドライバーＩＣのＤＤ２を直結することにより、ＴＲ１
の遮断抵抗が若干低下していてもドレイン線Ｄ１の電圧
はドライバーＩＣのＤＤ２から所定の電圧が供給される
ためドライバーＩＣのＤＤ１は供給される電圧低下の影
響を受けることがない。また、ドレイン線Ｄ２について
は、ＴＲ２が画素部のゲート選択時間全部を使って充電
すれば良い（サンプリングトランジスタ駆動の場合の２
倍）ので、ＴＲ２の導通抵抗が若干増加していても充分
な充電が出来、問題無い。なお、この場合にはドライバ
ーＩＣの個数が半減していないが、不良品の救済により
最終的に製造コストを下げることが出来る。
【００４２】図１９は液晶表示装置の平面構造図であ
り、図１８の等価回路図に対応する。表示装置の左上角
の８画素について示した。実際に画素は、ピッチが縦３
３０μｍ横１１０μｍ、画素数が縦４８０横１９２０の
行列状に配置したものである。本実施例では各画素（液
晶容量）の電極Ｅには透明電極ＩＴＯ（酸化インジウ
ム）を用いた。ＴＶＤ１，ＴＶＤ２は外部駆動回路から
のドレイン電圧供給端子で、前者が正規の端子、後者が
予備で、端子のピッチはいずれも１８０μｍである。サ
ンプリングトランジスタＴＲ１，ＴＲ２は多結晶シリコ
ン膜を能動層とする薄膜トランジスタ、画素トランジス
タＴＥは非晶質シリコンを能動層とする薄膜トランジス
タである。ドレイン線Ｄ１からＤ４、ゲート線Ｇ１，Ｇ
２、サンプリングトランジスタのゲート線φ１，φ２線
はＡｌ，Ｃｒ，ＩＴＯ等からなる積層配線である。図示
していないが外部駆動回路としては、１６０出力のドラ
イバーＩＣをＴＡＢ（tape automated bonding）法によ
り実装して用いる。通常、外部駆動回路は端子ＴＶＤ１
のみに実装し、製造途中の検査でＴＦＴ特性が不良と判
定された液晶表示装置について、ＴＶＤ１，ＴＶＤ２の
両方に外部駆動回路を実装する。なお、端子ピッチを正
規と予備の端子で等しくし、かつドライバーＩＣの機能
は等価ですれば、全く同じドライバーＩＣを用いること
ができる。ドライバーＩＣを両側の端子ＴＶＤ１，ＴＶ
Ｄ２に接続した場合にはサンプリングトランジスタＴＲ
１，ＴＲ２をそれぞれ常時遮断、導通状態とする。これ
によりＴＶＤ１側のドライバーＩＣで偶数番目のドレイ
ン線Ｄ２，Ｄ４を、ＴＶＤ２側のドライバーＩＣで奇数
番目のドレイン線Ｄ１，Ｄ３を駆動できる。
り、図１８の等価回路図に対応する。表示装置の左上角
の８画素について示した。実際に画素は、ピッチが縦３
３０μｍ横１１０μｍ、画素数が縦４８０横１９２０の
行列状に配置したものである。本実施例では各画素（液
晶容量）の電極Ｅには透明電極ＩＴＯ（酸化インジウ
ム）を用いた。ＴＶＤ１，ＴＶＤ２は外部駆動回路から
のドレイン電圧供給端子で、前者が正規の端子、後者が
予備で、端子のピッチはいずれも１８０μｍである。サ
ンプリングトランジスタＴＲ１，ＴＲ２は多結晶シリコ
ン膜を能動層とする薄膜トランジスタ、画素トランジス
タＴＥは非晶質シリコンを能動層とする薄膜トランジス
タである。ドレイン線Ｄ１からＤ４、ゲート線Ｇ１，Ｇ
２、サンプリングトランジスタのゲート線φ１，φ２線
はＡｌ，Ｃｒ，ＩＴＯ等からなる積層配線である。図示
していないが外部駆動回路としては、１６０出力のドラ
イバーＩＣをＴＡＢ（tape automated bonding）法によ
り実装して用いる。通常、外部駆動回路は端子ＴＶＤ１
のみに実装し、製造途中の検査でＴＦＴ特性が不良と判
定された液晶表示装置について、ＴＶＤ１，ＴＶＤ２の
両方に外部駆動回路を実装する。なお、端子ピッチを正
規と予備の端子で等しくし、かつドライバーＩＣの機能
は等価ですれば、全く同じドライバーＩＣを用いること
ができる。ドライバーＩＣを両側の端子ＴＶＤ１，ＴＶ
Ｄ２に接続した場合にはサンプリングトランジスタＴＲ
１，ＴＲ２をそれぞれ常時遮断、導通状態とする。これ
によりＴＶＤ１側のドライバーＩＣで偶数番目のドレイ
ン線Ｄ２，Ｄ４を、ＴＶＤ２側のドライバーＩＣで奇数
番目のドレイン線Ｄ１，Ｄ３を駆動できる。
【００４３】本実施例では、サンプリングＴＦＴを各ド
レイン線に設けているが、図２２のようにドレイン線２
本にＴＦＴ，ＴＲ１、１個とし、予備端子ＴＶＤＲを設
けても、ＴＦＴの特性不良（導通抵抗上昇）に対する冗
長効果が得られる。ＴＦＴ特性が不良の場合の救済方法
は、前記実施例と同様である。即ち、クロックパルスφ
１を常にローレベルとしＴＦＴ，ＴＲ１を遮断してお
く。ドレイン線、Ｄ１，Ｄ２に対応する電圧として、端
子ＴＶＤＲ，ＴＶＤにそれぞれ外部駆動回路から電圧Ｖ
ＤＤＲ，ＶＤＤを給電する。この時、サンプリングＴＦ
Ｔ特性が正常な場合の駆動波形を図２３に示す。奇数番
目のドレイン線の画素では中間調、偶数番目のドレイン
線の画素では黒を表示している状態である。外部から供
給されるドレイン電圧ＶＤＤはフレーム毎、ゲート線毎
に反転させている。即ち、第１フレーム（奇数フレー
ム）では奇数番目例えば、１本目のゲート線に電圧ＶＧ
１が印加されたときにはＶＤＤは正極性、偶数番目例え
ば、２本目にＶＧ２が印加されたときには負極性として
いる。第２フレームではこの逆となる。そして、ＶＤＤ
が正極性のときにはゲート電圧のパルス幅ＴＧＬは４６
μｓ、負極性のパルス幅ＴＧＨは２３μｓである。実質
的なＴＦＴの充電時間はこの１／２となるが、正極性は
負極性よりも長いため、充分な充電率を得ることが出
来、ＶＳ11，ＶＳ12で示した電圧が液晶に印加される。
レイン線に設けているが、図２２のようにドレイン線２
本にＴＦＴ，ＴＲ１、１個とし、予備端子ＴＶＤＲを設
けても、ＴＦＴの特性不良（導通抵抗上昇）に対する冗
長効果が得られる。ＴＦＴ特性が不良の場合の救済方法
は、前記実施例と同様である。即ち、クロックパルスφ
１を常にローレベルとしＴＦＴ，ＴＲ１を遮断してお
く。ドレイン線、Ｄ１，Ｄ２に対応する電圧として、端
子ＴＶＤＲ，ＴＶＤにそれぞれ外部駆動回路から電圧Ｖ
ＤＤＲ，ＶＤＤを給電する。この時、サンプリングＴＦ
Ｔ特性が正常な場合の駆動波形を図２３に示す。奇数番
目のドレイン線の画素では中間調、偶数番目のドレイン
線の画素では黒を表示している状態である。外部から供
給されるドレイン電圧ＶＤＤはフレーム毎、ゲート線毎
に反転させている。即ち、第１フレーム（奇数フレー
ム）では奇数番目例えば、１本目のゲート線に電圧ＶＧ
１が印加されたときにはＶＤＤは正極性、偶数番目例え
ば、２本目にＶＧ２が印加されたときには負極性として
いる。第２フレームではこの逆となる。そして、ＶＤＤ
が正極性のときにはゲート電圧のパルス幅ＴＧＬは４６
μｓ、負極性のパルス幅ＴＧＨは２３μｓである。実質
的なＴＦＴの充電時間はこの１／２となるが、正極性は
負極性よりも長いため、充分な充電率を得ることが出
来、ＶＳ11，ＶＳ12で示した電圧が液晶に印加される。
【００４４】ＴＦＴ特性不良の判定法について説明す
る。検査判定は液晶工程が終了し、ドライバーＩＣを実
装する前に行う。検査には大型の多端子プローバーなど
を用いて液晶表示装置に信号を供給し模擬的に液晶表示
装置を点灯させて調べる。駆動法は、図２で示した駆動
法に準拠して行う。但し画素トランジスタのゲート電圧
については、表示部の上部１０本程度(すなわちゲート
電圧ＶＧ１からＶＧ１０)のみ常時ハイ、それ以外のゲ
ート電圧（ＶＧ１からＶＧ４８０）は常時ローとする。
正常ならば上部の１０行分の幅は黒のストライプでそれ
以外は白となる（ノーマリーホワイトモードの液晶の場
合）。サンプリングトランジスタ特性が不良の場合に
は、黒ストライプ中に不良のサンプリングＴＦＴの部分
に縦方向の輝線が現われる。
る。検査判定は液晶工程が終了し、ドライバーＩＣを実
装する前に行う。検査には大型の多端子プローバーなど
を用いて液晶表示装置に信号を供給し模擬的に液晶表示
装置を点灯させて調べる。駆動法は、図２で示した駆動
法に準拠して行う。但し画素トランジスタのゲート電圧
については、表示部の上部１０本程度(すなわちゲート
電圧ＶＧ１からＶＧ１０)のみ常時ハイ、それ以外のゲ
ート電圧（ＶＧ１からＶＧ４８０）は常時ローとする。
正常ならば上部の１０行分の幅は黒のストライプでそれ
以外は白となる（ノーマリーホワイトモードの液晶の場
合）。サンプリングトランジスタ特性が不良の場合に
は、黒ストライプ中に不良のサンプリングＴＦＴの部分
に縦方向の輝線が現われる。
【００４５】図２１はシステムの構成である。マイクロ
コンピュータの画像信号源ＶＲＡＭはブラウン管表示装
置ＣＲＴを点灯させるためのデータ順列となっているの
で、データ変換装置ＴＣＯＮにより、液晶表示装置用に
信号変換する。本実施例では、サンプリングトランジス
タの特性に応じ駆動方法を変えることが必要となる。デ
ータ変換装置内にあらかじめ２種類のデータ変換機能を
内蔵させ、変換方式の切り替え信号Ｓにしたがって、そ
のいずれかを選択する。これにより駆動方式に係らず、
変換装置ＴＣＯＮの共有化が図れる。
コンピュータの画像信号源ＶＲＡＭはブラウン管表示装
置ＣＲＴを点灯させるためのデータ順列となっているの
で、データ変換装置ＴＣＯＮにより、液晶表示装置用に
信号変換する。本実施例では、サンプリングトランジス
タの特性に応じ駆動方法を変えることが必要となる。デ
ータ変換装置内にあらかじめ２種類のデータ変換機能を
内蔵させ、変換方式の切り替え信号Ｓにしたがって、そ
のいずれかを選択する。これにより駆動方式に係らず、
変換装置ＴＣＯＮの共有化が図れる。
【００４６】次に、第６の実施例としてドレイン線のル
ープを形成して断線に対する冗長構造とした液晶表示装
置を説明する。本実施例の等価回路、及び駆動波形をそ
れぞれ図１３、図１４に示す。
ープを形成して断線に対する冗長構造とした液晶表示装
置を説明する。本実施例の等価回路、及び駆動波形をそ
れぞれ図１３、図１４に示す。
【００４７】図１３は等価回路の要部を示したもので、
第一列及び第二列の画素Ｅ１，Ｅ２のドレイン線Ｄ１，
Ｄ２をループ状につなぎ、かつ表示領域外（周辺部）に
おいてスイッチング素子として３個のＴＦＴ，ＴＲ１，
ＴＲ２，ＴＲ３をループに挿入してある。この回路の駆
動波形は、ドレインの断線の発生箇所により異なる。ま
ずドレインの断線が発生していない場合にはφ３を常時
ローレベルとしＴＲ３を遮断しそれ以外（φ１，φ２
等）の動作は第１の目的で説明した動作と同じである。
次にドレイン断線がＤ１上に発生した場合の動作を、図
１４の駆動波形により説明する。クロック電圧φ２は常
にハイレベルとしＴＲ２を導通状態に保つ。画素ＴＦＴ
のゲート電圧選択時間ｔＧ中にサンプリングＴＦＴのゲ
ートに、あるクロック電圧φ１，φ３を与える。このう
ちｔＧの前半においては、これらのクロックによりＴＲ
１，ＴＲ２，ＴＲ３のいずれも導通状態にする。断線箇
所ＸＤの下側にもＴＲ２．Ｄ２，ＴＲ３，Ｄ１の経路で
電圧が給電され、ドレインラインＤ１，Ｄ２のループ全
体がＶＤレベルまで充電される。続いて後半では、ＴＲ
１，ＴＲ３が遮断され、ドレインラインＤ１の電位はそ
のままで、ドレインラインＤ２のみがＶＤレベルまで充
電される。即ち最終的には画素Ｅ１，Ｅ２の液晶容量
に、電圧ＶＤが充電される。第２フレームのゲート選択
時間ｔＧでは、クロックパルスは第１フレームと同じ、
ドレイン電圧の正負のみを入替える。最終的には画素Ｅ
１，Ｅ２の液晶容量に、電圧ＶＤが充電される。第１，
第２フレームの繰返しで液晶が交流駆動される。断線が
Ｄ２上に発生した場合には、図１４の駆動波形のうちφ
１とφ３を入れ替えれば良い。本回路構成によれば各画
素間にドレイン線は１本のみで良く、冗長ループを形成
してもドレイン線間のショート不良は増えない。また配
線の占める面積も増えないので表示装置の輝度も低下し
ない。
第一列及び第二列の画素Ｅ１，Ｅ２のドレイン線Ｄ１，
Ｄ２をループ状につなぎ、かつ表示領域外（周辺部）に
おいてスイッチング素子として３個のＴＦＴ，ＴＲ１，
ＴＲ２，ＴＲ３をループに挿入してある。この回路の駆
動波形は、ドレインの断線の発生箇所により異なる。ま
ずドレインの断線が発生していない場合にはφ３を常時
ローレベルとしＴＲ３を遮断しそれ以外（φ１，φ２
等）の動作は第１の目的で説明した動作と同じである。
次にドレイン断線がＤ１上に発生した場合の動作を、図
１４の駆動波形により説明する。クロック電圧φ２は常
にハイレベルとしＴＲ２を導通状態に保つ。画素ＴＦＴ
のゲート電圧選択時間ｔＧ中にサンプリングＴＦＴのゲ
ートに、あるクロック電圧φ１，φ３を与える。このう
ちｔＧの前半においては、これらのクロックによりＴＲ
１，ＴＲ２，ＴＲ３のいずれも導通状態にする。断線箇
所ＸＤの下側にもＴＲ２．Ｄ２，ＴＲ３，Ｄ１の経路で
電圧が給電され、ドレインラインＤ１，Ｄ２のループ全
体がＶＤレベルまで充電される。続いて後半では、ＴＲ
１，ＴＲ３が遮断され、ドレインラインＤ１の電位はそ
のままで、ドレインラインＤ２のみがＶＤレベルまで充
電される。即ち最終的には画素Ｅ１，Ｅ２の液晶容量
に、電圧ＶＤが充電される。第２フレームのゲート選択
時間ｔＧでは、クロックパルスは第１フレームと同じ、
ドレイン電圧の正負のみを入替える。最終的には画素Ｅ
１，Ｅ２の液晶容量に、電圧ＶＤが充電される。第１，
第２フレームの繰返しで液晶が交流駆動される。断線が
Ｄ２上に発生した場合には、図１４の駆動波形のうちφ
１とφ３を入れ替えれば良い。本回路構成によれば各画
素間にドレイン線は１本のみで良く、冗長ループを形成
してもドレイン線間のショート不良は増えない。また配
線の占める面積も増えないので表示装置の輝度も低下し
ない。
【００４８】また本構造によれば、液晶表示装置の製造
工程の初期段階で製造不良を発見でき、不要作業の防止
（コスト低減）が可能となる。液晶表示装置の製造工程
は（１）ガラス基板上に薄膜トランジスタ及びその回路
を形成する工程（ＴＦＴ工程）、（２）これをもう１枚
のガラス基板に対向させその間に液晶を封入し液晶容量
を形成する工程（液晶工程)、(３）その外部に駆動回路
を接続する工程（モジュール工程）の３つに大別でき
る。製造コスト低減には、再生不能の不良品は初期の段
階で発見し、後工程に進めないことが必要である。本構
造では、ＴＦＴ工程終了の段階で、ドレイン線間のショ
ートを検出可能である。すなわち、TR2,ＴＲ３を導通状
態、ＴＲ１，ＴＲ３を遮断状態とし、ＶＤＤとＶＤＤＮ
間の導通試験をすれば良い。正常時は両端子間は非導通
であるが、ドレイン線間のショートが発生した場合に
は、導通状態となり、不良が検知できる。
工程の初期段階で製造不良を発見でき、不要作業の防止
（コスト低減）が可能となる。液晶表示装置の製造工程
は（１）ガラス基板上に薄膜トランジスタ及びその回路
を形成する工程（ＴＦＴ工程）、（２）これをもう１枚
のガラス基板に対向させその間に液晶を封入し液晶容量
を形成する工程（液晶工程)、(３）その外部に駆動回路
を接続する工程（モジュール工程）の３つに大別でき
る。製造コスト低減には、再生不能の不良品は初期の段
階で発見し、後工程に進めないことが必要である。本構
造では、ＴＦＴ工程終了の段階で、ドレイン線間のショ
ートを検出可能である。すなわち、TR2,ＴＲ３を導通状
態、ＴＲ１，ＴＲ３を遮断状態とし、ＶＤＤとＶＤＤＮ
間の導通試験をすれば良い。正常時は両端子間は非導通
であるが、ドレイン線間のショートが発生した場合に
は、導通状態となり、不良が検知できる。
【００４９】図１５は本実施例を説明する液晶表示装置
の要部の平面構造を示す。画素は、ピッチが縦３３０μ
ｍ横１１０μｍ、画素数が縦４８０横１９２０の行列状
に配置している。各画素の液晶容量ＬＣの電極には透明
電極ＩＴＯ(酸化インジウム)を用いる。ＴＶＤ１、ＴＶ
Ｄ２は外部駆動回路からのドレイン電圧供給端子で前者
が正規の端子，後者が予備で、端子のピッチはいずれも
１８０μｍである。サンプリングトランジスタＴＲ１，
ＴＲ２，ＴＲ３は多結晶シリコン膜を能動層とする薄膜
トランジスタ、画素トランジスタＴＥは非晶質シリコン
を能動層とする薄膜トランジスタである。ドレイン線
Ｄ，ゲート線Ｇ，サンプリングトランジスタのゲート線
φ線はＡｌ，Ｃｒ，ＩＴＯ等からなる積層配線である。
ドレイン線は横どなりのドレイン線とペアにしてサンプ
リングトランジスタＴＲ１，ＴＲ２，ＴＲ３のループを
形成している。本構造によれば、断線に対する冗長構造
となっているにもかかわらず、各々の画素Ｅの間にはド
レイン線が１本形成されているのみである。このためド
レイン線間の距離（画素ピッチ３３０μｍ）は従来のま
ますなわちドレイン線間のショートを増やすことなく、
ドレインの断線が救済される。また不透明なドレイン線
（線幅８μｍ）の占める面積比率（約７％）が増加しな
いので冗長構造としても液晶表示装置の輝度が低下する
ことがない。
の要部の平面構造を示す。画素は、ピッチが縦３３０μ
ｍ横１１０μｍ、画素数が縦４８０横１９２０の行列状
に配置している。各画素の液晶容量ＬＣの電極には透明
電極ＩＴＯ(酸化インジウム)を用いる。ＴＶＤ１、ＴＶ
Ｄ２は外部駆動回路からのドレイン電圧供給端子で前者
が正規の端子，後者が予備で、端子のピッチはいずれも
１８０μｍである。サンプリングトランジスタＴＲ１，
ＴＲ２，ＴＲ３は多結晶シリコン膜を能動層とする薄膜
トランジスタ、画素トランジスタＴＥは非晶質シリコン
を能動層とする薄膜トランジスタである。ドレイン線
Ｄ，ゲート線Ｇ，サンプリングトランジスタのゲート線
φ線はＡｌ，Ｃｒ，ＩＴＯ等からなる積層配線である。
ドレイン線は横どなりのドレイン線とペアにしてサンプ
リングトランジスタＴＲ１，ＴＲ２，ＴＲ３のループを
形成している。本構造によれば、断線に対する冗長構造
となっているにもかかわらず、各々の画素Ｅの間にはド
レイン線が１本形成されているのみである。このためド
レイン線間の距離（画素ピッチ３３０μｍ）は従来のま
ますなわちドレイン線間のショートを増やすことなく、
ドレインの断線が救済される。また不透明なドレイン線
（線幅８μｍ）の占める面積比率（約７％）が増加しな
いので冗長構造としても液晶表示装置の輝度が低下する
ことがない。
【００５０】なお同図では、液晶容量ＬＣの電極の一部
分を（層間絶縁膜を挾んで）前列のゲート線に重ねて容
量を形成している。これは液晶容量を増加させたのと等
価であり、液晶に印加される波形の歪を低減させる効果
を持つ。この保持容量を形成しなくても本発明の趣旨は
損なわない。
分を（層間絶縁膜を挾んで）前列のゲート線に重ねて容
量を形成している。これは液晶容量を増加させたのと等
価であり、液晶に印加される波形の歪を低減させる効果
を持つ。この保持容量を形成しなくても本発明の趣旨は
損なわない。
【００５１】また同図では配線ＧＮＤを画素Ｅとサンプ
リングＴＦＴ，ＴＲ１，ＴＲ２の間に形成している。容
量ＣＬＣはドレイン線Ｄ１，Ｄ２と配線ＧＮＤを層間絶
縁膜を介して積層することで形成されている。配線ＧＮ
Ｄは電気的に接地されている。容量ＣＬＭはドレイン線
に印加される波形の歪を透過させる効果を持つ。これら
配線ＧＮＤ及び容量ＣＬＭを省略しても本発明の趣旨を
損なわない。
リングＴＦＴ，ＴＲ１，ＴＲ２の間に形成している。容
量ＣＬＣはドレイン線Ｄ１，Ｄ２と配線ＧＮＤを層間絶
縁膜を介して積層することで形成されている。配線ＧＮ
Ｄは電気的に接地されている。容量ＣＬＭはドレイン線
に印加される波形の歪を透過させる効果を持つ。これら
配線ＧＮＤ及び容量ＣＬＭを省略しても本発明の趣旨を
損なわない。
【００５２】本実施例は駆動方法等を変えることで回路
の不良を救済できることが特徴である。まず不良の無い
場合には、図２に示した駆動により表示動作する。ドレ
イン断線に対しては、ドレイン電圧を外部の駆動回路か
らＴＶＤに供給し１４図に示した方法で駆動することに
より救済できる。またサンプリングトランジスタの特性
不良（オン電流の低下導通抵抗の上昇）も救済できる。
例えばＴＲ１，ＴＲ２のいずれかが不良の場合もドレイ
ン線の断線と全く同様であり、１４図と同じ駆動で表示
動作が可能である。ＴＲ１，ＴＲ２のいずれも不良であ
った場合には、ドレイン電圧を端子ＴＶＲから供給す
る。この場合にはφ１，φ２を常時ローレベルとしＴＲ
１，ＴＲ２を遮断状態とし、ＴＲ３のスイッチングによ
り、２本のドレイン線に電圧を振り分ける。すなわち駆
動波形を、図１４の駆動波形のうちφ１，φ２を常時ロ
ーレベルに置き換えたものとすることにより表示動作が
可能となる。なおこれらの駆動法のうち、図２に示した
もの以外は正極性のＴＦＴの充電動作に関して苦しくな
る。これらの場合には、液晶表示装置の使用する温度範
囲を制限するか、第２の実施例（図５）に示されたよう
にゲート電圧の上げ下げによって充電能力を増強する駆
動法を採用する。。
の不良を救済できることが特徴である。まず不良の無い
場合には、図２に示した駆動により表示動作する。ドレ
イン断線に対しては、ドレイン電圧を外部の駆動回路か
らＴＶＤに供給し１４図に示した方法で駆動することに
より救済できる。またサンプリングトランジスタの特性
不良（オン電流の低下導通抵抗の上昇）も救済できる。
例えばＴＲ１，ＴＲ２のいずれかが不良の場合もドレイ
ン線の断線と全く同様であり、１４図と同じ駆動で表示
動作が可能である。ＴＲ１，ＴＲ２のいずれも不良であ
った場合には、ドレイン電圧を端子ＴＶＲから供給す
る。この場合にはφ１，φ２を常時ローレベルとしＴＲ
１，ＴＲ２を遮断状態とし、ＴＲ３のスイッチングによ
り、２本のドレイン線に電圧を振り分ける。すなわち駆
動波形を、図１４の駆動波形のうちφ１，φ２を常時ロ
ーレベルに置き換えたものとすることにより表示動作が
可能となる。なおこれらの駆動法のうち、図２に示した
もの以外は正極性のＴＦＴの充電動作に関して苦しくな
る。これらの場合には、液晶表示装置の使用する温度範
囲を制限するか、第２の実施例（図５）に示されたよう
にゲート電圧の上げ下げによって充電能力を増強する駆
動法を採用する。。
【００５３】本実施例では前節で述べたように液晶表示
装置の製造工程の初期段階（液晶封入の前）でドレイン
線間のショート不良を発見でき、不要作業の防止（コス
ト低減）が可能となる。
装置の製造工程の初期段階（液晶封入の前）でドレイン
線間のショート不良を発見でき、不要作業の防止（コス
ト低減）が可能となる。
【００５４】なお本実施例では１画素を１個のＴＦＴと
１個の画素電極から構成しており、画素自身は冗長構造
となっていない。これを冗長構造としても本発明の趣旨
は損なわない。例えば、図２０の回路に示すようにに１
画素の画素電極を２個の副画素Ｅａ，Ｅｂに分割しそれ
ぞれにＴＦＴＴａ，Ｔｂを設けても良い。
１個の画素電極から構成しており、画素自身は冗長構造
となっていない。これを冗長構造としても本発明の趣旨
は損なわない。例えば、図２０の回路に示すようにに１
画素の画素電極を２個の副画素Ｅａ，Ｅｂに分割しそれ
ぞれにＴＦＴＴａ，Ｔｂを設けても良い。
【００５５】また、図２４に示すようにサンプリングＴ
ＦＴを上下に２個ずつ形成しても良い。同図は画素部の
回路を省略してサンプリングＴＦＴ，ＴＲ１，ＴＲ２，
TR3,ＴＲ４関連のみを表している。本構成に依れば端子
ＴＶＤとＴＶＤＲは全く等価となる。サンプリングＴＦ
Ｔ，ＴＲ１，ＴＲ２が両方共導通不良であった場合に
は、ドライバＩＣをＴＤＲに接続し、正常時と全く同じ
駆動を行える。即ち、クロックパルスφ１，φ２を常時
ローレベルとしてＴＲ１，ＴＲ２を遮断する。そして、
図１に示した駆動法のうちφ１，φ２をφ３，φ４に置
き換えることにより等価な駆動が出来る。
ＦＴを上下に２個ずつ形成しても良い。同図は画素部の
回路を省略してサンプリングＴＦＴ，ＴＲ１，ＴＲ２，
TR3,ＴＲ４関連のみを表している。本構成に依れば端子
ＴＶＤとＴＶＤＲは全く等価となる。サンプリングＴＦ
Ｔ，ＴＲ１，ＴＲ２が両方共導通不良であった場合に
は、ドライバＩＣをＴＤＲに接続し、正常時と全く同じ
駆動を行える。即ち、クロックパルスφ１，φ２を常時
ローレベルとしてＴＲ１，ＴＲ２を遮断する。そして、
図１に示した駆動法のうちφ１，φ２をφ３，φ４に置
き換えることにより等価な駆動が出来る。
【００５６】次に第６の実施例として、隣接する３本の
ドレイン線でループを形成した液晶表示装置を説明す
る。図１６は液晶表示装置の回路である。なお同図にお
いて、画素トランジスタなどの表示部内の回路は省略し
てある。隣接する３本のドレイン線Ｄ１，Ｄ２，Ｄ３が
サンプリングトランジスタＴＲ１，ＴＲ２，ＴＲ３を介
して接続され、ループを形成している。このループに、
図示していない外部駆動回路から電圧ＶＤＤ１が供給さ
れる。なお電圧ＶＤＤＲは後述するが、通常は供給され
ない。φ１からφ６のクロック信号も外部から供給され
る。この回路の駆動方法はドレイン線の断線の発生状況
によって異なるが、断線無しまたはドレイン線Ｄ１もし
くはＤ２に断線が発生した場合の駆動波形を図１７に示
す。画素のゲート電圧選択時間ｔＧをｔφ１，ｔφ２，
ｔφ３に３分割しクロックパルスφ１，φ２，φ３を加
える。ｔφ１の期間中は、すべてのクロックパルスがハ
イレベルとなりサンプリングトランジスタが導通し、３
本のドレイン線Ｄ１，Ｄ２，Ｄ３すべてが、ドレイン線
Ｄ１に供給されるべき電圧レベルＶ１に充電される。ド
レイン線Ｄ１に断線があっても、ＴＲ３，Ｄ３，ＴＲ
６，ＴＲ４を通って下側からも給電されているためＤ３
全体が所定の電圧まで充電される。続いてtφ2の期間に
はφ１，φ２がローとなりＴＲ１，ＴＲ４が遮断されＤ
１に電圧Ｖ１が保持される。Ｄ２，Ｄ３には電圧Ｖ２が
充電される。その際Ｄ２上に断線があってもＤ１の断線
同様、線全体が所定の電圧が充電される。最後にｔφ３
の期間にＤ３にのみ電圧Ｖ３が充電される。ドレイン線
Ｄ１，Ｄ２，Ｄ３で駆動される画素（液晶容量）にはそ
れぞれＶ１，Ｖ２，Ｖ３が充電される。Ｄ３上に断線が
発生した場合にはＤ３のドレイン線に最初に充電すれば
良い。即ち図１７うち例えばφ１，φ４とφ３，φ６ま
たＶ１，Ｖ３をそれぞれ入れ替えれば良い。サンプリン
グトランジスタの道通不良などにたいしても同じ駆動法
の変更により救済可能である。なおＴＲ１，ＴＲ２，Ｔ
Ｒ３全部が道通不良の場合には図１７において予備駆動
電圧ＶＤＤＲを供給することにより図１７とまったく等
価な駆動ができる。
ドレイン線でループを形成した液晶表示装置を説明す
る。図１６は液晶表示装置の回路である。なお同図にお
いて、画素トランジスタなどの表示部内の回路は省略し
てある。隣接する３本のドレイン線Ｄ１，Ｄ２，Ｄ３が
サンプリングトランジスタＴＲ１，ＴＲ２，ＴＲ３を介
して接続され、ループを形成している。このループに、
図示していない外部駆動回路から電圧ＶＤＤ１が供給さ
れる。なお電圧ＶＤＤＲは後述するが、通常は供給され
ない。φ１からφ６のクロック信号も外部から供給され
る。この回路の駆動方法はドレイン線の断線の発生状況
によって異なるが、断線無しまたはドレイン線Ｄ１もし
くはＤ２に断線が発生した場合の駆動波形を図１７に示
す。画素のゲート電圧選択時間ｔＧをｔφ１，ｔφ２，
ｔφ３に３分割しクロックパルスφ１，φ２，φ３を加
える。ｔφ１の期間中は、すべてのクロックパルスがハ
イレベルとなりサンプリングトランジスタが導通し、３
本のドレイン線Ｄ１，Ｄ２，Ｄ３すべてが、ドレイン線
Ｄ１に供給されるべき電圧レベルＶ１に充電される。ド
レイン線Ｄ１に断線があっても、ＴＲ３，Ｄ３，ＴＲ
６，ＴＲ４を通って下側からも給電されているためＤ３
全体が所定の電圧まで充電される。続いてtφ2の期間に
はφ１，φ２がローとなりＴＲ１，ＴＲ４が遮断されＤ
１に電圧Ｖ１が保持される。Ｄ２，Ｄ３には電圧Ｖ２が
充電される。その際Ｄ２上に断線があってもＤ１の断線
同様、線全体が所定の電圧が充電される。最後にｔφ３
の期間にＤ３にのみ電圧Ｖ３が充電される。ドレイン線
Ｄ１，Ｄ２，Ｄ３で駆動される画素（液晶容量）にはそ
れぞれＶ１，Ｖ２，Ｖ３が充電される。Ｄ３上に断線が
発生した場合にはＤ３のドレイン線に最初に充電すれば
良い。即ち図１７うち例えばφ１，φ４とφ３，φ６ま
たＶ１，Ｖ３をそれぞれ入れ替えれば良い。サンプリン
グトランジスタの道通不良などにたいしても同じ駆動法
の変更により救済可能である。なおＴＲ１，ＴＲ２，Ｔ
Ｒ３全部が道通不良の場合には図１７において予備駆動
電圧ＶＤＤＲを供給することにより図１７とまったく等
価な駆動ができる。
【００５７】以上述べてきた実施例では２本または３本
単位のドレイン線でループを形成したが、同様な回路、
駆動法によりこれを４本以上としても本発明は適用でき
る。以上述べてきた実施例ではドレイン線に関する冗長
回路を提示してきたが本発明はゲート線側にも適用でき
る。例えば図２５はゲート線２本でループを形成してゲ
ート線の断線に対して冗長した例であり、表示部の上か
ら１番目と２番目のゲート線Ｇ１，Ｇ２の関連部を示し
ている。図示していないが第３番目以降のゲート線も遇
数番目と奇数番目が２本ずつサンプリングＴＦＴを介し
て接続されてループを形成している。ゲート線Ｇ１，Ｇ
２をサンプリングＴＦＴＴＲ１，TR2,ＴＲ３，ＴＲ４を
介して接続しループを形成している。図２６はその駆動
波形であり、ノーマリーホワイトモードの液晶で奇数番
目のゲート線（Ｇ１）の画素では中間調を、偶数番目の
画素では黒を表示した場合を示している。クロックパル
スφ１，φ３，φ４は常時ハイレベルとしサンプリング
ＴＦＴ，ＴＲ１，ＴＲ３，ＴＲ４を導通状態としてお
く。外部から端子ＴＧに供給されるゲート電圧VDGを、
クロックφ２をＴＲ３に印加することによりゲート線Ｇ
１，Ｇ２に振り分ける。偶数番目のゲート線液の液晶に
は電圧ＶＳ１，ＶＳ２が印加される。図示していないが
３本目以降のゲート線のループ、例えば２ｎ番目と２ｎ
＋１番目のループに外部から与えられる電圧ＶＤＧは、
図２６に示したＶＤＧを時間(ｎ−１)ｔＧだけ遅らせた
形となる。サンプリングＴＦＴ，ＴＲ１，ＴＲ２が導通
不良の場合は、ＴＲ１，ＴＲ２を常時遮断し、予備端子
ＴＧＲからゲート電圧ＶＤＧＲを供給しサンプリングＴ
ＦＴ，ＴＲ４によってゲート線Ｇ１，Ｇ２に電圧を振り
分ける。
単位のドレイン線でループを形成したが、同様な回路、
駆動法によりこれを４本以上としても本発明は適用でき
る。以上述べてきた実施例ではドレイン線に関する冗長
回路を提示してきたが本発明はゲート線側にも適用でき
る。例えば図２５はゲート線２本でループを形成してゲ
ート線の断線に対して冗長した例であり、表示部の上か
ら１番目と２番目のゲート線Ｇ１，Ｇ２の関連部を示し
ている。図示していないが第３番目以降のゲート線も遇
数番目と奇数番目が２本ずつサンプリングＴＦＴを介し
て接続されてループを形成している。ゲート線Ｇ１，Ｇ
２をサンプリングＴＦＴＴＲ１，TR2,ＴＲ３，ＴＲ４を
介して接続しループを形成している。図２６はその駆動
波形であり、ノーマリーホワイトモードの液晶で奇数番
目のゲート線（Ｇ１）の画素では中間調を、偶数番目の
画素では黒を表示した場合を示している。クロックパル
スφ１，φ３，φ４は常時ハイレベルとしサンプリング
ＴＦＴ，ＴＲ１，ＴＲ３，ＴＲ４を導通状態としてお
く。外部から端子ＴＧに供給されるゲート電圧VDGを、
クロックφ２をＴＲ３に印加することによりゲート線Ｇ
１，Ｇ２に振り分ける。偶数番目のゲート線液の液晶に
は電圧ＶＳ１，ＶＳ２が印加される。図示していないが
３本目以降のゲート線のループ、例えば２ｎ番目と２ｎ
＋１番目のループに外部から与えられる電圧ＶＤＧは、
図２６に示したＶＤＧを時間(ｎ−１)ｔＧだけ遅らせた
形となる。サンプリングＴＦＴ，ＴＲ１，ＴＲ２が導通
不良の場合は、ＴＲ１，ＴＲ２を常時遮断し、予備端子
ＴＧＲからゲート電圧ＶＤＧＲを供給しサンプリングＴ
ＦＴ，ＴＲ４によってゲート線Ｇ１，Ｇ２に電圧を振り
分ける。
【００５８】図２７に本発明の他の実施例を説明するた
めのアクティブマトリックス回路の要部を示す。第一列
及び第２列の画素Ｅ１，Ｅ２のドレイン線Ｄ１，Ｄ２を
ループ状につなぎ、かつ表示領域外（周辺部）において
スイッチング素子として２個のＴＦＴ、ＴＲ１，ＴＲ２
をループに挿入してある。通常の駆動では、φ２を常時
ローレベルとしＴＲ２を遮断しておく。他は図２３と全
く同じ駆動となる。即ち、ドレイン電圧ＶＤＤは図示し
ていないが外部駆動回路（ドライバーＩＣ）から端子Ｔ
ＶＤに供給される。φ１のクロックパルスによりＴＲ１
をスイッチングし、ドレイン線Ｄ１，Ｄ２に電圧ＶＤＤ
を振り分ける。これに対し、ＴＦＴのＴＲ１が特性不良
（導通抵抗の増大）の場合には、ＴＦＴのＴＲ２をサン
プリングＴＦＴとして動作させる。即ち、図示していな
い外部駆動回路（ドライバーＩＣ）は端子ＴＶＤＲに接
続され(ＴＶＤには接続せず)、ドレイン電圧ＶＤＤＲが
端子ＴＶＤＲに供給される。φ１を常時ローレベルとし
ＴＦＴのＴＲ１を遮断しておく。φ２には図２３におい
てφ１で示されたクロックパルスが印加される。基本的
には図２３と等価な駆動であり、ドライバーＩＣの出力
端子数はドレイン線本数の半分でよい。これに対してＴ
ＦＴのＴＲ１，ＴＲ２がいずれも特性不良(導通抵抗の
増大)の場合には、両側の端子ＴＶＤ，ＴＶＤＲ全ての
ドライバーＩＣを接続する。そして、φ１，φ２を、い
ずれも常時ローレベルとし、ＴＦＴのＴＲ１，ＴＲ２を
遮断状態としておく。これにより上側ドライバーＩＣで
ドレイン線Ｄ２を、下側ドライバーＩＣでドレイン線Ｄ
１を駆動する。この場合、ドライバーＩＣの出力端子数
はドレイン線本数と同じになる。なお、以上述べた３つ
の場合のうち、前記２者においては、φ１，φ２の両方
に同じクロックパルスを加えても良い。
めのアクティブマトリックス回路の要部を示す。第一列
及び第２列の画素Ｅ１，Ｅ２のドレイン線Ｄ１，Ｄ２を
ループ状につなぎ、かつ表示領域外（周辺部）において
スイッチング素子として２個のＴＦＴ、ＴＲ１，ＴＲ２
をループに挿入してある。通常の駆動では、φ２を常時
ローレベルとしＴＲ２を遮断しておく。他は図２３と全
く同じ駆動となる。即ち、ドレイン電圧ＶＤＤは図示し
ていないが外部駆動回路（ドライバーＩＣ）から端子Ｔ
ＶＤに供給される。φ１のクロックパルスによりＴＲ１
をスイッチングし、ドレイン線Ｄ１，Ｄ２に電圧ＶＤＤ
を振り分ける。これに対し、ＴＦＴのＴＲ１が特性不良
（導通抵抗の増大）の場合には、ＴＦＴのＴＲ２をサン
プリングＴＦＴとして動作させる。即ち、図示していな
い外部駆動回路（ドライバーＩＣ）は端子ＴＶＤＲに接
続され(ＴＶＤには接続せず)、ドレイン電圧ＶＤＤＲが
端子ＴＶＤＲに供給される。φ１を常時ローレベルとし
ＴＦＴのＴＲ１を遮断しておく。φ２には図２３におい
てφ１で示されたクロックパルスが印加される。基本的
には図２３と等価な駆動であり、ドライバーＩＣの出力
端子数はドレイン線本数の半分でよい。これに対してＴ
ＦＴのＴＲ１，ＴＲ２がいずれも特性不良(導通抵抗の
増大)の場合には、両側の端子ＴＶＤ，ＴＶＤＲ全ての
ドライバーＩＣを接続する。そして、φ１，φ２を、い
ずれも常時ローレベルとし、ＴＦＴのＴＲ１，ＴＲ２を
遮断状態としておく。これにより上側ドライバーＩＣで
ドレイン線Ｄ２を、下側ドライバーＩＣでドレイン線Ｄ
１を駆動する。この場合、ドライバーＩＣの出力端子数
はドレイン線本数と同じになる。なお、以上述べた３つ
の場合のうち、前記２者においては、φ１，φ２の両方
に同じクロックパルスを加えても良い。
【００５９】次に、本発明に用いた液晶素子について説
明する。
明する。
【００６０】図２８の光散乱型液晶はスメスチックＡ相
をとる液晶材料である。スメスチックＡ相液晶は、電界
を印加していないとき、フォーカル・コニック構造と呼
ばれる光散乱特性を呈する配向状態をとる。一方、電界
を印加したときには電界方向に分子長軸を揃えたホメオ
トロピック構造１０２をとり、透明状態になるものであ
る。
をとる液晶材料である。スメスチックＡ相液晶は、電界
を印加していないとき、フォーカル・コニック構造と呼
ばれる光散乱特性を呈する配向状態をとる。一方、電界
を印加したときには電界方向に分子長軸を揃えたホメオ
トロピック構造１０２をとり、透明状態になるものであ
る。
【００６１】図２９に光散乱型液晶として、ポリマ分散
型液晶を示す。
型液晶を示す。
【００６２】ポリマ分散型液晶は、有機材８１、例えば
ポリビニルアルコールの中に、カプセル状にネマチック
液晶８２を包含した構造となっている。このとき、ネマ
チック液晶分子は、カプセルの壁面に水平に配向するの
で、やや楕円形の断面構造を持つポリマ分散液晶では、
図中の上下方向に入射する光に対しては、分子の短軸方
向を見せる割合が高いことになる。一方、駆動電圧源８
３の電圧が印加されると、ネマチック液晶分子は、図示
した通り電界方向に長軸を向けるように配向するので、
入射光は分子長軸方向から入射することになる。このと
き、有機材８１の屈折率と分子長軸方向の屈折率をほぼ
等しくなるように選んだポリマ分散型液晶では、電界を
印加しないときカプセルの界面では、有機材と液晶の屈
折率が異なるので、光散乱が生じ、電界を印加したとき
は有機材と液晶の屈折率がほぼ等しくなるので光散乱が
なく、透明になる。
ポリビニルアルコールの中に、カプセル状にネマチック
液晶８２を包含した構造となっている。このとき、ネマ
チック液晶分子は、カプセルの壁面に水平に配向するの
で、やや楕円形の断面構造を持つポリマ分散液晶では、
図中の上下方向に入射する光に対しては、分子の短軸方
向を見せる割合が高いことになる。一方、駆動電圧源８
３の電圧が印加されると、ネマチック液晶分子は、図示
した通り電界方向に長軸を向けるように配向するので、
入射光は分子長軸方向から入射することになる。このと
き、有機材８１の屈折率と分子長軸方向の屈折率をほぼ
等しくなるように選んだポリマ分散型液晶では、電界を
印加しないときカプセルの界面では、有機材と液晶の屈
折率が異なるので、光散乱が生じ、電界を印加したとき
は有機材と液晶の屈折率がほぼ等しくなるので光散乱が
なく、透明になる。
【００６３】図３０に他の光散乱型液晶の例を示す。
【００６４】図の光散乱型液晶は、有機材９１中にネマ
チック液晶９２が包含されている点で、図２９の例と同
様であるが、ネマチック液晶がカプセル状（概略球状）
にはなっておらず、図３０に示した通りに、有機材の間
隙にネマチック液晶が満たされるようになっている。
チック液晶９２が包含されている点で、図２９の例と同
様であるが、ネマチック液晶がカプセル状（概略球状）
にはなっておらず、図３０に示した通りに、有機材の間
隙にネマチック液晶が満たされるようになっている。
【００６５】電界の有無に対する光学的挙動は、図２９
の例と同様であるが、電界方向に電極間に貫通する液晶
部が多いため、駆動電圧がカプセル状のポリマ分散型液
晶に比べ低くできることが特徴である。
の例と同様であるが、電界方向に電極間に貫通する液晶
部が多いため、駆動電圧がカプセル状のポリマ分散型液
晶に比べ低くできることが特徴である。
【００６６】このように、光散乱型液晶にすれば、従来
ＴＮ型の液晶表示装置に必要であった偏光板をなくすこ
とができ表示装置を薄くできる他、明るさも従来の２倍
にすることができる。
ＴＮ型の液晶表示装置に必要であった偏光板をなくすこ
とができ表示装置を薄くできる他、明るさも従来の２倍
にすることができる。
【００６７】以上述べてきた実施例では外部駆動回路を
正規と予備の接続端子のいずれか若しくはその両方に接
続して動作させた。これらの駆動回路を、画素部ＴＦＴ
と同一基板上に形成しても本発明の主旨は損なわない。
この場合には同等な機能をもつ正規と予備の駆動回路を
画素部ＴＦＴと同一基板上に形成し、いずれかを選択し
て動作させることにより液晶表示装置を動作させる。な
ぜなら、同一基板上に画素ＴＦＴと駆動回路を一貫製造
する場合には、駆動回路を初めから正規と予備の２系統
形成しても、製造コストは増えず、不良救済が可能とな
るからである。
正規と予備の接続端子のいずれか若しくはその両方に接
続して動作させた。これらの駆動回路を、画素部ＴＦＴ
と同一基板上に形成しても本発明の主旨は損なわない。
この場合には同等な機能をもつ正規と予備の駆動回路を
画素部ＴＦＴと同一基板上に形成し、いずれかを選択し
て動作させることにより液晶表示装置を動作させる。な
ぜなら、同一基板上に画素ＴＦＴと駆動回路を一貫製造
する場合には、駆動回路を初めから正規と予備の２系統
形成しても、製造コストは増えず、不良救済が可能とな
るからである。
【００６８】
【発明の効果】本発明によれば、薄膜トランジスタの液
晶容量に対する充電不足に起因した表示むらをなくすこ
とができる。また、駆動回路の一部を内蔵した液晶表示
装置を充電不足なく駆動できるのでドライバＩＣ数の大
幅な低減が可能となる。接続の信頼性も大幅に向上す
る。配線の断線やＴＦＴ特性不足などの不良品を救済可
能に出来、歩留が向上する。以上により、低価格で高品
質の液晶表示装置及び液晶表示装置を搭載したマイクロ
コンピュータ装置を提供できる。
晶容量に対する充電不足に起因した表示むらをなくすこ
とができる。また、駆動回路の一部を内蔵した液晶表示
装置を充電不足なく駆動できるのでドライバＩＣ数の大
幅な低減が可能となる。接続の信頼性も大幅に向上す
る。配線の断線やＴＦＴ特性不足などの不良品を救済可
能に出来、歩留が向上する。以上により、低価格で高品
質の液晶表示装置及び液晶表示装置を搭載したマイクロ
コンピュータ装置を提供できる。
【図１】本発明の一実施例に係る駆動電圧波形を示す
図。
図。
【図２】本発明の一実施例に係る駆動能力と電圧の関係
を示す図。
を示す図。
【図３】本発明の一実施例に係る液晶表示装置の構成
図。
図。
【図４】本発明の一実施例に係るマイクロコンピュータ
の斜視図。
の斜視図。
【図５】本発明の一実施例に係る駆動電圧波形を示す
図。
図。
【図６】本発明の一実施例に係る等価回路。
【図７】本発明の一実施例に係る液晶表示装置の構成
図。
図。
【図８】本発明の一実施例に係る等価回路。
【図９】本発明の一実施例に係る駆動電圧波形を示す
図。
図。
【図１０】駆動回路内蔵方式の液晶表示装置の回路図。
【図１１】従来の方法における駆動電圧波形を示す図。
【図１２】従来の液晶表示装置の回路図。
【図１３】本発明の作用を説明する液晶表示装置の回
路。
路。
【図１４】本発明の作用を説明する駆動電圧波形を示す
図。
図。
【図１５】本発明の一実施例に係る液晶表示装置の平面
構造図。
構造図。
【図１６】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図１７】本発明の一実施例に係る駆動電圧波形。
【図１８】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図１９】本発明の一実施例に係る液晶表示装置の平面
構造図。
構造図。
【図２０】本発明の一実施例に係る液晶表示装置のシス
テム構成図。
テム構成図。
【図２１】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図２２】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図２３】本発明の一実施例に係る液晶表示装置の駆動
波形。
波形。
【図２４】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図２５】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図２６】本発明の一実施例に係る液晶表示装置の駆動
波形。
波形。
【図２７】本発明の一実施例に係る液晶表示装置の回路
図。
図。
【図２８】本発明の散乱型液晶の一例。
【図２９】本発明のポリマ分散散乱型液晶の一例。
【図３０】本発明のポリマ分散散乱型液晶の他の例。
ＶＧ…画素ＴＦＴのゲート電圧、ＶＤ…画素ＴＦＴのド
レイン（データ）電圧、ＶＤＤ…サンプリングＴＦＴの
ドレイン（データ）電圧、φ…サンプリングＴＦＴのゲ
ート電圧、ｔＧ…ゲート選択時間、ΔＶＧＤ…ゲート電
圧とドレイン電圧の差電圧、ＣＬＣ…液晶容量、１…ゲ
ート駆動回路、２…データ駆動回路、３…サンプリング
回路、４…画素ＴＦＴが形成された基板、５…キーボー
ド、６…液晶表示装置。
レイン（データ）電圧、ＶＤＤ…サンプリングＴＦＴの
ドレイン（データ）電圧、φ…サンプリングＴＦＴのゲ
ート電圧、ｔＧ…ゲート選択時間、ΔＶＧＤ…ゲート電
圧とドレイン電圧の差電圧、ＣＬＣ…液晶容量、１…ゲ
ート駆動回路、２…データ駆動回路、３…サンプリング
回路、４…画素ＴＦＴが形成された基板、５…キーボー
ド、６…液晶表示装置。
Claims (23)
- 【請求項１】薄膜トランジスタをスイッチング素子とし
て用いた液晶表示装置を映像信号を与えるドレイン電圧
が所定の電圧に対して、前記所定の電圧を境に正，負で
駆動する液晶表示装置の駆動法において、 薄膜トランジスタのゲート電圧が前記所定の電圧より高
い前記ゲート電圧のオンパルス幅と、前記所定の電圧よ
り高く薄膜トランジスタから液晶に印加されるドレイン
電圧とのオーバラップ時間が、前記所定の電圧より低い
前記ドレイン電圧とのオーバラップ時間より長いことを
特徴とする液晶表示装置の駆動方法。 - 【請求項２】請求項１において、前記所定の電圧より高
い前記ドレイン電圧と時間的にオーバラップする前記ゲ
ート電圧が、前記所定の電圧より低い前記ドレイン電圧
とオーバラップする前記ゲート電圧より高いことを特徴
とする液晶表示装置の駆動方法。 - 【請求項３】所定の電圧に対して正，負のフレームから
なるデータ電圧で交互に駆動する液晶表示装置の駆動方
法において、 表示を行うデータ電圧を供給するドレイン端子を持つ複
数の薄膜トランジスタと前記ドレイン端子が接続された
ドレイン配線上に、少なくとも１つ以上前記データ電圧
を供給するトランジスタを備え、前記データ電圧を供給
するトランジスタのゲート電圧がフレーム毎に前記所定
の電圧に対して正、負の電圧となることを特徴とする液
晶表示装置の駆動方法。 - 【請求項４】請求項１，２及び３に於いて、前記所定の
電圧を前記ドレイン電圧の最大電圧と最小電圧の中心電
圧とすることを特徴とする液晶表示装置の駆動方法。 - 【請求項５】請求項１，２及び３に於いて、前記所定の
電圧を、前記薄膜トランジスタを形成する基板と液晶を
挾んだ位置にある対向基板上の電極に印加する所定の電
圧値あるい所定の振幅値を持つ電圧の中心電圧とするこ
とを特徴とする液晶表示装置の駆動方法。 - 【請求項６】請求項３に於いて、前記複数の薄膜トラン
ジスタが接続されたドレイン配線にデータ電圧を供給す
るトラジスタが、液晶を直接駆動する薄膜トランジスタ
と同一基板上に形成したことを特徴とする液晶表示装置
の駆動方法。 - 【請求項７】請求項１から請求項６において、前記液晶
は散乱型液晶素子であることを特徴とする液晶表示素子
の駆動方法。 - 【請求項８】マトリックス状に形成した薄膜トランジス
タにより液晶を駆動するように形成された画素と、前記
薄膜トランジスタを駆動するゲート駆動回路と、液晶に
所定の電圧を与えるデータ駆動回路と、前記ゲート駆動
回路やデータ駆動回路に制御信号を与える画面制御回路
と、演算処理用のマイクロコンピュータ及び情報入力手
段を備え、前記演算処理結果又は情報入力手段からの情
報を前記マイクロコンピュータを介して画面制御回路に
伝達する情報処理装置において、前記データ駆動回路と
前記薄膜トランジスタの間にデータ信号を制御するスイ
ッチング素子を設け、前記スイッチング素子は前記画面
制御回路からの信号に基づいてフレーム毎に極性を反転
することを特徴とする情報処理装置。 - 【請求項９】行列状に配列した液晶容量で形成した画素
と、前記画素の行列で構成される表示領域と、前記各画
素毎に形成され前記画素を駆動する薄膜トランジスタ
と、前記薄膜トランジスタを形成する基板と、同列に属
する前記薄膜トランジスタのドレイン端子を連結したド
レイン線と、同行に属する前記薄膜トランジスタのゲー
ト端子を連結したゲート線を有する液晶表示装置におい
て、異なる列の画素を駆動する、少なくとも２本以上の
前記ドレイン線が、前記基板上の前記表示領域外で、前
記画素の列方向の少なくとも一方側に形成したサンプリ
ング用の薄膜トランジスタを介して、相互に接続し閉ル
ープを形成することを特徴とする液晶表示装置。 - 【請求項１０】請求項９において、前記サンプリング用
薄膜トランジスタは前記画素を形成した各列毎に形成す
ることを特徴とする液晶表示装置。 - 【請求項１１】請求項９において、前記基板上の前記表
示領域外で前記画素の列方向の両側にサンプリング用の
薄膜トランジスタを形成し、異なる列の前記画素を駆動
する、少なくとも２本以上の前記ドレイン線を相互に接
続し閉ループを形成することを特徴とする液晶表示装
置。 - 【請求項１２】請求項９において、前記ドレイン線のル
ープが２本のドレイン線単位で形成され、前記表示領域
外の一方側において前記ループに挿入される前記サンプ
リングトランジスタが少なくとも２個以上であり、駆動
回路から前記ループへドレイン電圧を供給する端子が少
なくとも前記２個のサンプリングトランジスタの間、も
しくは前記サンプリングトランジスタの分岐配線中に形
成し、前記表示領域外の他方側の前記ループ内に１個の
サンプリングトランジスタを形成したことを特徴とする
液晶表示装置。 - 【請求項１３】請求項１２において、列方向の両側の表
示領域外に設けた、前記ドレイン線のループ中もしくは
前記サンプリングトランジスタの分岐配線中に、外部か
ら前記ループにドレイン電圧を供給するための接続端子
を設けたことを特徴とする液晶表示装置。 - 【請求項１４】請求項１２において列方向の両方の表示
領域外に設けられた前記接続端子の端子間隔が等しいこ
とを特徴とする液晶表示装置。 - 【請求項１５】請求項９において、前記ドレイン線のル
ープがドレイン線２本単位となっており、表示領域外の
両側において前記ループにそれぞれ１個ずつのサンプリ
ングトランジスタが挿入され、外部の駆動回路からの電
圧供給端子が少なくとも１つ表示領域外のループ上若し
くはそれから分岐して形成されていることを特徴とする
液晶表示装置。 - 【請求項１６】請求項９の液晶表示装置において、前記
基板上に形成した回路と前記基板の外部に設けた駆動回
路との接続端子数ＮＤと、配列した画素の行数ＮＸが、
ＮＤ＝ＮＸ／ｎ（ｎは１以上の整数）の関係にあること
を特徴とする液晶表示装置。 - 【請求項１７】請求項１６の液晶表示装置において、前
記画素で構成される表示領域の、列方向の表示領域外の
両側に形成した、薄膜トランジスタの一方側と他方側の
外部駆動回路から供給される映像信号の数が、異なるよ
うに入力端子を形成したことを特徴とする液晶表示装
置。 - 【請求項１８】請求項９から請求項１７において、前記
液晶に散乱型液晶素子を用いたことを特徴とする液晶表
示装置。 - 【請求項１９】行列状に配列した液晶容量で形成した画
素と、前記画素の行列で構成される表示領域と、前記各
画素毎に形成され前記画素を駆動する薄膜トランジスタ
と、前記薄膜トランジスタを形成する基板と、同列に属
する前記薄膜トランジスタのドレイン端子を連結したド
レイン線と、同行に属する前記薄膜トランジスタのゲー
ト端子を連結したゲート線を有し、異なる列の画素を駆
動する少なくとも２本以上の前記ドレイン線が、前記基
板上の前記表示領域外で、前記画素の列方向の少なくと
も一方側に形成したサンプリング用の薄膜トランジスタ
を介して相互に接続し、閉ループを形成した液晶表示装
置の駆動方法において、画素トランジスタのゲート電圧
のパルス幅期間内に、前記ドレイン線のループに挿入さ
れたサンプリングトランジスタがすべて導通する期間を
持つことを特徴とする液晶表示装置の駆動方法。 - 【請求項２０】請求項１９の液晶表示装置の駆動方法に
おいて、画素トランジスタのゲート電圧のパルス幅期間
内に前記ドレイン線のループに挿入されたサンプリング
トランジスタがすべて導通する期間と、この期間より後
でかつ前記パルス幅期間内にループ内の１本のドレイン
線の両端のサンプリングトランジスタが遮断される期間
を持つことを特徴とする液晶表示装置の駆動方法。 - 【請求項２１】行列状に配列した液晶容量を形成する画
素と、前記画素の行列で構成される表示領域と、前記各
画素毎に形成され前記画素を駆動する薄膜トランジスタ
と、前記薄膜トランジスタを形成する基板と、同列に属
する前記薄膜トランジスタのドレイン端子を連結したド
レイン線と、同行に属する前記薄膜トランジスタのゲー
ト端子を連結したゲート線を有し、異なる列の画素を駆
動する少なくとも２本以上の前記ドレイン線が、前記基
板上の前記表示領域外で、前記画素の列方向の少なくと
も一方側に形成したサンプリング用の薄膜トランジスタ
を介して、相互に接続し閉ループを形成した液晶表示装
置の駆動方法において、画素トランジスタのゲート電圧
のパルス幅期間内に前記ドレイン線のループ内の電位
が、等しくなる期間と異なる期間両方を持つことを特徴
とする液晶表示装置の駆動方法。 - 【請求項２２】行列状に配列した液晶容量即ち画素と、
前記画素の行列からなる表示領域と、前記各画素毎に形
成され、画素を駆動する薄膜トランジスタと、前記薄膜
トランジスタを形成した基板と、同列に属する画素を駆
動する前記薄膜トランジスタのドレイン端子を連結する
配線であるドレイン線と、同列に属する画素を駆動する
前記薄膜トランジスタのゲート端子を連結する配線であ
るゲート線、を有する液晶表示装置において、異なる行
の画素を駆動する前記ドレイン線同志が、表示領域の行
方向の表示領域外両側で、前記基板上に形成した薄膜ト
ランジスタを介して、少なくとも２本以上相互に接続さ
れループを形成していることを特徴とする液晶表示装
置。 - 【請求項２３】トランジスタをスイッチング素子として
用いた液晶表示装置を映像信号を与えるドレイン電圧が
所定の電圧に対して、前記所定の電圧を境に正、負で駆
動する液晶表示装置の駆動法において、 前記トランジスタのゲート電圧が前記所定の電圧より高
い前記ゲート電圧のオンパルス幅と、前記所定の電圧よ
り高く前記トランジスタから液晶に印加されるドレイン
電圧とのオーバラップ時間が、前記所定の電圧より低い
前記ドレイン電圧とのオーバラップ時間より長いことを
特徴とする液晶表示装置の駆動方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05434491A JP3163637B2 (ja) | 1991-03-19 | 1991-03-19 | 液晶表示装置の駆動方法 |
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|---|---|---|---|
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|---|---|
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