JPH05203992A - 表示装置 - Google Patents
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- JPH05203992A JPH05203992A JP4192398A JP19239892A JPH05203992A JP H05203992 A JPH05203992 A JP H05203992A JP 4192398 A JP4192398 A JP 4192398A JP 19239892 A JP19239892 A JP 19239892A JP H05203992 A JPH05203992 A JP H05203992A
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Abstract
(57)【要約】
【目的】 ソース線とゲート線の間の絶縁を確実にし、
マスクアライメントの省略等により製作を容易にした表
示装置を提供すること。 【構成】 ａ．絶縁性基板、ゲート電極、該ゲート電極
に接した絶縁層、該絶縁層に接した半導体層、該半導体
層の一方の端部に接したソース電極及び前記半導体層の
他方の端部に接したドレイン電極を有する薄膜トランジ
スタ、ゲート線、ソース線、並びに前記ゲート線に沿っ
て配置した絶縁層及び該絶縁層に沿って配置した半導体
層を有する薄膜トランジスタ基板と、ｂ．前記ドレイン
電極に対して対向配置した対向電極を設けた対向基板、
並びにｃ．前記薄膜トランジスタ基板と前記対向基板と
の間に配置した液晶を有する。
マスクアライメントの省略等により製作を容易にした表
示装置を提供すること。 【構成】 ａ．絶縁性基板、ゲート電極、該ゲート電極
に接した絶縁層、該絶縁層に接した半導体層、該半導体
層の一方の端部に接したソース電極及び前記半導体層の
他方の端部に接したドレイン電極を有する薄膜トランジ
スタ、ゲート線、ソース線、並びに前記ゲート線に沿っ
て配置した絶縁層及び該絶縁層に沿って配置した半導体
層を有する薄膜トランジスタ基板と、ｂ．前記ドレイン
電極に対して対向配置した対向電極を設けた対向基板、
並びにｃ．前記薄膜トランジスタ基板と前記対向基板と
の間に配置した液晶を有する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、液晶その他の電気光学
的表示物質の駆動回路として薄膜トランジスタアレイを
用いる表示装置に関するものである。 【０００２】 【従来の技術】従来、上記のような表示装置において基
板上に薄膜トランジスタを形成する場合、積層により電
界効果トランジスタを形成する為、成膜、フォトリソ、
エッチングのプロセスを繰り返す事により完成される。
この為にトランジスタの特性を決定する要因として、各
層の幾何学的位置関係が大きく影響を与える。すなわち
マスクのアライメント精度により相互の位置精度が決定
される為に、薄膜トランジスタ作製工程に使用するマス
クの枚数が多いと特性として大きなバラツキや不良を発
生する欠点があった。例えば半導体層をパット状に形成
する時ゲート線巾からズレて形成された場合、アモルフ
ァス・シリコン半導体層において特性劣化となる光がゲ
ート線巾からもれて半導体層に照射される為にトランジ
スタ動作に異常（Ｓｔｅａｂｌｅｒ−Ｗｒｕｎｓｋｉ効
果によるＯＦＦ抵抗値の低下）をきたしてしまう。 【０００３】 【発明が解決しようとする課題】本発明の目的は、製作
に際して使用マスクを減らし、マスクアライメントを簡
略化することができて、容易に作製できる表示装置を提
供することである。 【０００４】また、本発明の他の目的は、信号線でのシ
ョートを防止し歩留りを向上した表示装置を提供するこ
とである。 【０００５】 【課題を解決するための手段及び作用】上記目的を達成
するために、本発明による表示装置は、ａ．絶縁性基
板、薄膜トランジスタのゲート端子となるゲート電極、
該ゲート電極に接した絶縁層、該絶縁層に接した半導体
層、該半導体層の一方の端部に接して配置したソース端
子となるソース電極及び前記半導体層の他方の端部に接
して配置したドレイン端子となるドレイン電極を有する
薄膜トランジスタ、前記ゲート電極から延長されたゲー
ト線、前記ソース電極から延長されたソース線、並びに
前記ゲート線に接するとともに、該ゲート線に沿って配
置した絶縁層及び該絶縁層に接するとともに、該絶縁層
に沿って配置した半導体層を有する薄膜トランジスタ基
板と、ｂ．表示電極となる前記ドレイン電極に対して対
向配置した対向電極を設けた対向基板、並びにｃ．前記
薄膜トランジスタ基板と前記対向基板との間に配置した
液晶を有するものである。 【０００６】上記手段により、ゲート線とソース線の絶
縁性が増大し、表示装置としての作動が確実となり、良
好な表示を行う。 【０００７】 【実施例】以下、図面を参照して本発明の一実施例を説
明する。 【０００８】図１，２は本発明による表示装置に用いる
基板の一実施態様を示す。これはガラス等の透明な絶縁
性基板Ｓの上に液晶駆動回路として薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、
ＴＥＴと略称する）アレイを２−１０本／ｍｍ程度の密
度でマトリクス配置されたものである。ＴＥＴは、基板
Ｓ上に形成されたゲート線１ａ及び１ａ’（透明又は金
属の薄膜導電膜からなる）、該ゲート線を延長し、薄膜
トランジスタのゲート端子となるゲート電極上に絶縁膜
Ｉを介してゲート電極に沿って形成した薄膜状の半導体
ＳＣ、半導体に接して設けたソース線（導電膜から成
る）３，３’、及び前記ゲート線を直交する該ソース線
とゲート線上に於て微少なギャップを設けて対置し、ド
レイン端子となるドレイン電極４，４’，４''，４'''
等から構成され、ソース線３，３’は、ソース端子とな
るソース電極から延長されている。 【０００９】図３は、図２に示す基板Ｓと対向基板の間
に液晶物質を挟持することによって構成された液晶表示
装置の図２Ａ−Ａ’線における断面図を示す。図３に於
いて、７及びＳはガラス等の基板、４''及び４''' は前
述のドレイン電極、５は絶縁層、８は対向電極である。
４''，４''' としては、Ａｕ，Ａｌ，Ｐｄ等の金属薄膜
が使用される。８にはＩｎ2 Ｏ3 ，ＳｎＯ2 等の透明導
電膜が使用される。１ａ，１ａ’及び３，３’はそれぞ
れゲート電極及びソース線であって、Ａｌ，Ａｕ，Ａ
ｇ，Ｐｔ，Ｐｄ，Ｐｄ，Ｃｕ等の金属が使用される。９
は必要に応じて設けられる絶縁膜であり、ＳＣはＣｄ
Ｓ，ＣｄＳｅ，アモルファスシリコン等の半導体、Ｐは
保護層でフッ化カルシウム、酸化シリコンあるいは石英
である。１０はスペーサ、ＬＣは液晶層である。尚、表
示装置では、動的散乱モード（ＤＳＭ）・ねじれ配列ネ
マティック（ＴＮ）等表示モードのいずれを利用するか
或いは装置を透過型又は反射型にするかに応じて、種々
の液晶分子配向状態及び偏向板・λ／４板・反射板等の
光学検知手段が適宜設定される。 【００１０】上述のように、本発明による表示装置に用
いる基板は基板Ｓの表面のゲート線１ａ，１ａ’上に沿
って絶縁層Ｉを介して半導体層ＳＣが積層される。この
ように作製された基板によってつくられた表示装置は、
従来のものと同等の特性を示すとともに、下記の利点を
もつ。 【００１１】（１）基板裏面からのレジスト露光でよい
ので、フォトマスクが不用である。 （２）同様の理由でマスクアライメントが不用で、従っ
て工数が大巾に減少する。 【００１２】（３）従来のものでは、絶縁層のみによっ
て絶縁されていたが、本発明においては、ａ−Ｓｉ層も
絶縁層に近い高抵抗である為に、ソース線とゲート線の
ショートの確率が少なくなる。 【００１３】また、本発明による表示装置に用いる基板
を製造する場合は、透明基板上にＴＥＴを形成するにあ
たって、基板裏面からの投光によりゲート線を介してポ
ジタイプのフォトレジストを露光し、半導体層をエッチ
ング形成するものである。 【００１４】以下、図４の（１）〜（１０）によって本
発明の表示装置に用いる基板の製造プロセスの一例を説
明する。 【００１５】先ず、図４（１）に示すように、ガラスの
基板素材１１上にスパッタによって全面にわたってＡｌ
層１２を１０００Åの厚さに成膜し、その上にポジタイ
プレジスト（Ａｚ−１３５０Ｊ、シュプレー社製）の層
１３をスピン塗布し、ゲート用マスク１４を用いて紫外
線を露光１５とした。次に、図４（２）および（３）に
示すように、Ａｌのエッチャント（リン酸と硝酸の混
液）にてエッチングを完了し、レジストをアセトンにて
除去、洗浄し、図４（４）に示すように、ゲート線パー
タン１６を完成させた。次に、図４（５）に示すよう
に、グロー放電装置によりシリコン窒化膜（ＳｉＮＨ）
１７を３０００Å形成し、続いてアモルファスシリコン
膜１８を１０００Å形成した。次に図４（６）に示すよ
うに、ポジタイプレジスト（前記のものと同じ）１９を
スピン塗布し、プリベーク後、基板の裏面から光２０を
照射した。現像を行ない、図４（７）に示すように、ゲ
ート線と同形状のレジスト膜２１が得られた。次いで図
４（８）に示すように、アモルファスシリコン膜１８を
ドライエッチング装置により除去し、その後、レジスト
を除去して、図４（９）に示すように半導体層２２を形
成した。 【００１６】この様に作製された半導体層２０とゲート
電極１６は同一形状として得られる為にマスク合せ不良
等による失敗は皆無となる。次に図４（１０）に示すよ
うにソース電極２３およびドレイン電極２４を成膜、フ
ォトリソにより作製し、薄膜トランジスタを完成した。
本発明により形成された薄膜トランジスタ・アレー基板
と対向電極を有する他の基板間にネマチック液晶をＴＮ
配向で挟持し、両側を偏光板でサンドイッチした表示パ
ネルを作製し良好な画像が得られた。又、ゲート線上に
高抵抗のアモルファスシリコン層が絶縁層を介して存在
する為にソース線とゲート線のショート不良発生が少な
くなり歩留りも向上した。 【００１７】 【発明の効果】以上説明したように、本発明の表示装置
は、アモルファスシリコン層も絶縁層として機能し、ソ
ース線とゲート線のショートの確率が少なく、表示装置
として作動が確実となる。
的表示物質の駆動回路として薄膜トランジスタアレイを
用いる表示装置に関するものである。 【０００２】 【従来の技術】従来、上記のような表示装置において基
板上に薄膜トランジスタを形成する場合、積層により電
界効果トランジスタを形成する為、成膜、フォトリソ、
エッチングのプロセスを繰り返す事により完成される。
この為にトランジスタの特性を決定する要因として、各
層の幾何学的位置関係が大きく影響を与える。すなわち
マスクのアライメント精度により相互の位置精度が決定
される為に、薄膜トランジスタ作製工程に使用するマス
クの枚数が多いと特性として大きなバラツキや不良を発
生する欠点があった。例えば半導体層をパット状に形成
する時ゲート線巾からズレて形成された場合、アモルフ
ァス・シリコン半導体層において特性劣化となる光がゲ
ート線巾からもれて半導体層に照射される為にトランジ
スタ動作に異常（Ｓｔｅａｂｌｅｒ−Ｗｒｕｎｓｋｉ効
果によるＯＦＦ抵抗値の低下）をきたしてしまう。 【０００３】 【発明が解決しようとする課題】本発明の目的は、製作
に際して使用マスクを減らし、マスクアライメントを簡
略化することができて、容易に作製できる表示装置を提
供することである。 【０００４】また、本発明の他の目的は、信号線でのシ
ョートを防止し歩留りを向上した表示装置を提供するこ
とである。 【０００５】 【課題を解決するための手段及び作用】上記目的を達成
するために、本発明による表示装置は、ａ．絶縁性基
板、薄膜トランジスタのゲート端子となるゲート電極、
該ゲート電極に接した絶縁層、該絶縁層に接した半導体
層、該半導体層の一方の端部に接して配置したソース端
子となるソース電極及び前記半導体層の他方の端部に接
して配置したドレイン端子となるドレイン電極を有する
薄膜トランジスタ、前記ゲート電極から延長されたゲー
ト線、前記ソース電極から延長されたソース線、並びに
前記ゲート線に接するとともに、該ゲート線に沿って配
置した絶縁層及び該絶縁層に接するとともに、該絶縁層
に沿って配置した半導体層を有する薄膜トランジスタ基
板と、ｂ．表示電極となる前記ドレイン電極に対して対
向配置した対向電極を設けた対向基板、並びにｃ．前記
薄膜トランジスタ基板と前記対向基板との間に配置した
液晶を有するものである。 【０００６】上記手段により、ゲート線とソース線の絶
縁性が増大し、表示装置としての作動が確実となり、良
好な表示を行う。 【０００７】 【実施例】以下、図面を参照して本発明の一実施例を説
明する。 【０００８】図１，２は本発明による表示装置に用いる
基板の一実施態様を示す。これはガラス等の透明な絶縁
性基板Ｓの上に液晶駆動回路として薄膜トランジスタ
（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下、
ＴＥＴと略称する）アレイを２−１０本／ｍｍ程度の密
度でマトリクス配置されたものである。ＴＥＴは、基板
Ｓ上に形成されたゲート線１ａ及び１ａ’（透明又は金
属の薄膜導電膜からなる）、該ゲート線を延長し、薄膜
トランジスタのゲート端子となるゲート電極上に絶縁膜
Ｉを介してゲート電極に沿って形成した薄膜状の半導体
ＳＣ、半導体に接して設けたソース線（導電膜から成
る）３，３’、及び前記ゲート線を直交する該ソース線
とゲート線上に於て微少なギャップを設けて対置し、ド
レイン端子となるドレイン電極４，４’，４''，４'''
等から構成され、ソース線３，３’は、ソース端子とな
るソース電極から延長されている。 【０００９】図３は、図２に示す基板Ｓと対向基板の間
に液晶物質を挟持することによって構成された液晶表示
装置の図２Ａ−Ａ’線における断面図を示す。図３に於
いて、７及びＳはガラス等の基板、４''及び４''' は前
述のドレイン電極、５は絶縁層、８は対向電極である。
４''，４''' としては、Ａｕ，Ａｌ，Ｐｄ等の金属薄膜
が使用される。８にはＩｎ2 Ｏ3 ，ＳｎＯ2 等の透明導
電膜が使用される。１ａ，１ａ’及び３，３’はそれぞ
れゲート電極及びソース線であって、Ａｌ，Ａｕ，Ａ
ｇ，Ｐｔ，Ｐｄ，Ｐｄ，Ｃｕ等の金属が使用される。９
は必要に応じて設けられる絶縁膜であり、ＳＣはＣｄ
Ｓ，ＣｄＳｅ，アモルファスシリコン等の半導体、Ｐは
保護層でフッ化カルシウム、酸化シリコンあるいは石英
である。１０はスペーサ、ＬＣは液晶層である。尚、表
示装置では、動的散乱モード（ＤＳＭ）・ねじれ配列ネ
マティック（ＴＮ）等表示モードのいずれを利用するか
或いは装置を透過型又は反射型にするかに応じて、種々
の液晶分子配向状態及び偏向板・λ／４板・反射板等の
光学検知手段が適宜設定される。 【００１０】上述のように、本発明による表示装置に用
いる基板は基板Ｓの表面のゲート線１ａ，１ａ’上に沿
って絶縁層Ｉを介して半導体層ＳＣが積層される。この
ように作製された基板によってつくられた表示装置は、
従来のものと同等の特性を示すとともに、下記の利点を
もつ。 【００１１】（１）基板裏面からのレジスト露光でよい
ので、フォトマスクが不用である。 （２）同様の理由でマスクアライメントが不用で、従っ
て工数が大巾に減少する。 【００１２】（３）従来のものでは、絶縁層のみによっ
て絶縁されていたが、本発明においては、ａ−Ｓｉ層も
絶縁層に近い高抵抗である為に、ソース線とゲート線の
ショートの確率が少なくなる。 【００１３】また、本発明による表示装置に用いる基板
を製造する場合は、透明基板上にＴＥＴを形成するにあ
たって、基板裏面からの投光によりゲート線を介してポ
ジタイプのフォトレジストを露光し、半導体層をエッチ
ング形成するものである。 【００１４】以下、図４の（１）〜（１０）によって本
発明の表示装置に用いる基板の製造プロセスの一例を説
明する。 【００１５】先ず、図４（１）に示すように、ガラスの
基板素材１１上にスパッタによって全面にわたってＡｌ
層１２を１０００Åの厚さに成膜し、その上にポジタイ
プレジスト（Ａｚ−１３５０Ｊ、シュプレー社製）の層
１３をスピン塗布し、ゲート用マスク１４を用いて紫外
線を露光１５とした。次に、図４（２）および（３）に
示すように、Ａｌのエッチャント（リン酸と硝酸の混
液）にてエッチングを完了し、レジストをアセトンにて
除去、洗浄し、図４（４）に示すように、ゲート線パー
タン１６を完成させた。次に、図４（５）に示すよう
に、グロー放電装置によりシリコン窒化膜（ＳｉＮＨ）
１７を３０００Å形成し、続いてアモルファスシリコン
膜１８を１０００Å形成した。次に図４（６）に示すよ
うに、ポジタイプレジスト（前記のものと同じ）１９を
スピン塗布し、プリベーク後、基板の裏面から光２０を
照射した。現像を行ない、図４（７）に示すように、ゲ
ート線と同形状のレジスト膜２１が得られた。次いで図
４（８）に示すように、アモルファスシリコン膜１８を
ドライエッチング装置により除去し、その後、レジスト
を除去して、図４（９）に示すように半導体層２２を形
成した。 【００１６】この様に作製された半導体層２０とゲート
電極１６は同一形状として得られる為にマスク合せ不良
等による失敗は皆無となる。次に図４（１０）に示すよ
うにソース電極２３およびドレイン電極２４を成膜、フ
ォトリソにより作製し、薄膜トランジスタを完成した。
本発明により形成された薄膜トランジスタ・アレー基板
と対向電極を有する他の基板間にネマチック液晶をＴＮ
配向で挟持し、両側を偏光板でサンドイッチした表示パ
ネルを作製し良好な画像が得られた。又、ゲート線上に
高抵抗のアモルファスシリコン層が絶縁層を介して存在
する為にソース線とゲート線のショート不良発生が少な
くなり歩留りも向上した。 【００１７】 【発明の効果】以上説明したように、本発明の表示装置
は、アモルファスシリコン層も絶縁層として機能し、ソ
ース線とゲート線のショートの確率が少なく、表示装置
として作動が確実となる。
【図面の簡単な説明】
【図１】本発明による表示装置に用いられる基板の一実
施例を示す斜視図 【図２】図１の基板の平面図 【図３】図２に示す基板と対向電極基板によって構成さ
れた表示装置を示す断面図 【図４】図１〜３に示す基板の製造プロセスを示す図 【符号の説明】 １ａ，１ａ’…ゲート線 ３，３’…ソース線 ４，４’，４''，４''' …ドレイン電極 Ｉ，５…絶縁層 ＳＣ…半導体 ７…基板 ８…対向電極 ９…絶縁膜 １０…スペーサ ＬＣ…液晶層 １１…基板
施例を示す斜視図 【図２】図１の基板の平面図 【図３】図２に示す基板と対向電極基板によって構成さ
れた表示装置を示す断面図 【図４】図１〜３に示す基板の製造プロセスを示す図 【符号の説明】 １ａ，１ａ’…ゲート線 ３，３’…ソース線 ４，４’，４''，４''' …ドレイン電極 Ｉ，５…絶縁層 ＳＣ…半導体 ７…基板 ８…対向電極 ９…絶縁膜 １０…スペーサ ＬＣ…液晶層 １１…基板
Claims (1)
- 【特許請求の範囲】 【１】 ａ．絶縁性基板、薄膜トランジスタのゲート端
子となるゲート電極、該ゲート電極に接した絶縁層、該
絶縁層に接した半導体層、該半導体層の一方の端部に接
して配置したソース端子となるソース電極及び前記半導
体層の他方の端部に接して配置したドレイン端子となる
ドレイン電極を有する薄膜トランジスタ、前記ゲート電
極から延長されたゲート線、前記ソース電極から延長さ
れたソース線、並びに前記ゲート線に接するとともに、
該ゲート線に沿って配置した絶縁層及び該絶縁層に接す
るとともに、該絶縁層に沿って配置した半導体層を有す
る薄膜トランジスタ基板と、 ｂ．表示電極となる前記ドレイン電極に対して対向配置
した対向電極を設けた対向基板、並びに ｃ．前記薄膜トランジスタ基板と前記対向基板との間に
配置した液晶を有する表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19239892A JP2771074B2 (ja) | 1992-07-20 | 1992-07-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19239892A JP2771074B2 (ja) | 1992-07-20 | 1992-07-20 | 液晶表示装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59057699A Division JPS60201379A (ja) | 1984-03-26 | 1984-03-26 | 薄膜トランジスタ基板及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05203992A true JPH05203992A (ja) | 1993-08-13 |
| JP2771074B2 JP2771074B2 (ja) | 1998-07-02 |
Family
ID=16290649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19239892A Expired - Lifetime JP2771074B2 (ja) | 1992-07-20 | 1992-07-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2771074B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPH0580677A (ja) * | 1991-09-19 | 1993-04-02 | Canon Inc | 画像形成装置のクリーニング装置 |
-
1992
- 1992-07-20 JP JP19239892A patent/JP2771074B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPH0580677A (ja) * | 1991-09-19 | 1993-04-02 | Canon Inc | 画像形成装置のクリーニング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2771074B2 (ja) | 1998-07-02 |
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