JPH0520181A - Main storage controller - Google Patents
Main storage controllerInfo
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- JPH0520181A JPH0520181A JP16997991A JP16997991A JPH0520181A JP H0520181 A JPH0520181 A JP H0520181A JP 16997991 A JP16997991 A JP 16997991A JP 16997991 A JP16997991 A JP 16997991A JP H0520181 A JPH0520181 A JP H0520181A
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Abstract
Description
【0001】[0001]
【産業上の利用分野】本発明は、情報処理装置の主記憶
を制御する主記憶制御装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a main memory control device for controlling a main memory of an information processing device.
【0002】この種の装置はLSI化されており、主記
憶メモリとシステムバスなどとの間に挿入される。This type of device is implemented as an LSI and is inserted between a main memory and a system bus or the like.
【0003】[0003]
【従来の技術】図7には第1従来例が示されており、こ
のLSI70にはIF(インタフェース)監視部16,
メモリ制御部18(2回路),選択信号受信部72が設
けられている。2. Description of the Related Art FIG. 7 shows a first conventional example. This LSI 70 has an IF (interface) monitoring section 16,
A memory controller 18 (two circuits) and a selection signal receiver 72 are provided.
【0004】そして、バス側からIF監視部16にメモ
リアクセスの要求が与えられ、選択信号受信部72にバ
ンク選択信号が各々与えられると、目的のバンク(ウェ
イ)が対応のメモリ制御部18によりアクセスされる。When a request for memory access is given to the IF monitoring section 16 from the bus side and a bank selection signal is given to the selection signal receiving section 72, the target bank (way) is designated by the corresponding memory control section 18. Is accessed.
【0005】図8には1ウェイ専用の第2従来例が示さ
れており、このため、そのLSI70はIF監視部16
とメモリ制御部18とにより構成され、IF監視部16
が受信したアクセス要求に応じて1ウェイの主記憶メモ
リがメモリ制御部18でアクセスされる。FIG. 8 shows a second conventional example dedicated to 1-way. Therefore, the LSI 70 of the second conventional example is shown in FIG.
And the memory control unit 18, and the IF monitoring unit 16
The one-way main storage memory is accessed by the memory control unit 18 in response to the access request received by.
【0006】[0006]
【発明が解決しようとする課題】従来においては、複数
バンク(ウェイ)の主記憶に対応したLSI(図7)と
1ウェイの主記憶に対応したLSI(図8)が用意され
ており、したがって、2種類のLSIが別々に開発され
ている。Conventionally, an LSI (FIG. 7) corresponding to a main memory of a plurality of banks (ways) and an LSI (FIG. 8) corresponding to a one-way main memory are prepared. Two types of LSI have been developed separately.
【0007】ここで、情報処理装置の製造コストを引き
下げることが要望されており、そのためは、主記憶制御
装置(LSI)の開発費用,開発工数を削減することが
必要なる。[0007] Here, there is a demand to reduce the manufacturing cost of the information processing apparatus, and for that purpose, it is necessary to reduce the development cost and the man-hours of development of the main memory control unit (LSI).
【0008】本発明は上記従来の事情に鑑みてなされた
ものであり、その目的は、開発に要する費用,その工数
を削減して情報処理装置の製造コストを引き下げること
が可能となる装置を提供することにある。The present invention has been made in view of the above conventional circumstances, and an object thereof is to provide an apparatus capable of reducing the cost required for development and the number of steps to reduce the manufacturing cost of an information processing apparatus. To do.
【0009】[0009]
【課題を解決するための手段】上記目的を達成するため
に、本発明にかかる主記憶制御装置は図1のように構成
されている。To achieve the above object, a main memory control device according to the present invention is constructed as shown in FIG.
【0010】同図において第1発明の装置は、アクセス
の対象となる主記憶メモリ10のバンクが予め設定され
るバンク設定部12と、前記主記憶メモリ10のウェイ
数が予め設定されるウェイ数設定部14と、前記主記憶
メモリ10に対するアクセスの要求を受信するインタフ
ェース監視部16と、前記バンク設定部12及びウェイ
数設定部14の設定内容と前記インタフェース監視部1
6が受信した要求とに応じて前記主記憶メモリ10のア
クセス制御を行なうメモリ制御部18と、を有する。Referring to FIG. 1, the device of the first invention comprises a bank setting unit 12 in which a bank of the main memory 10 to be accessed is preset, and a number of ways in which the number of ways of the main memory 10 is preset. The setting unit 14, the interface monitoring unit 16 that receives a request for access to the main memory 10, the setting contents of the bank setting unit 12 and the number of ways setting unit 14, and the interface monitoring unit 1
And a memory control unit 18 for controlling access to the main memory 10 in response to the request received by the memory controller 6.
【0011】また第2発明の装置は、アクセスの対象と
なる主記憶メモリ10のバンクが予め設定されるバンク
設定部12と、前記主記憶メモリ10のウェイ数が予め
設定されるウェイ数設定部14と、前記主記憶メモリ1
0に対するアクセスの要求を受信するインタフェース監
視部16と、前記主記憶メモリ(10)のユニットアド
レスが予め設定されるユニットアドレス設定部20と、
前記バンク設定部(12),ウェイ数設定部(14)及
びユニットアドレス設定部(20)の設定内容と前記イ
ンタフェース監視部(16)が受信した要求とに応じて
前記主記憶メモリ(10)のアクセス制御を行なうメモ
リ制御部(18)と、を有する。The apparatus of the second aspect of the present invention further comprises a bank setting unit 12 in which a bank of the main memory 10 to be accessed is preset and a number-of-way setting unit in which the number of ways of the main memory 10 is preset. 14 and the main memory 1
An interface monitoring unit 16 for receiving a request for access to 0; a unit address setting unit 20 for presetting a unit address of the main memory (10);
Depending on the setting contents of the bank setting unit (12), the number of ways setting unit (14) and the unit address setting unit (20) and the request received by the interface monitoring unit (16), the main storage memory (10) A memory control unit (18) for controlling access.
【0012】[0012]
【作用】本発明においては、バンク,ウェイ数(ユニッ
トアドレス)の設定後にアクセス要求を受信すると、設
定内容に応じて主記憶メモリ10のアクセス制御が行な
われるので、それら設定内容で1ウェイ,複数バンク
(ウェイ)の主記憶メモリ10に対応することが可能と
なる。In the present invention, when the access request is received after setting the bank and the number of ways (unit address), the access control of the main memory 10 is performed according to the setting contents. It becomes possible to correspond to the main memory 10 of the bank (way).
【0013】[0013]
【実施例】以下、図面に基づいて本発明にかかる主記憶
制御装置の好適な実施例を説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A preferred embodiment of a main memory control device according to the present invention will be described below with reference to the drawings.
【0014】図2では第1実施例の全体構成が説明され
ており、同図において、主記憶メモリ10とバス30と
の間に複数のLSI32(主記憶制御装置を構成)が挿
入されている。FIG. 2 illustrates the overall configuration of the first embodiment. In FIG. 2, a plurality of LSIs 32 (constituting a main storage controller) are inserted between the main storage memory 10 and the bus 30. .
【0015】それらのLSI32は一対のバンクレジス
タ12,ウェイレジスタ14,IF監視部16,一対の
メモリ制御部18で構成されており、IF監視部16に
はバス30からアクセス要求が与えられる。The LSI 32 is composed of a pair of bank registers 12, a way register 14, an IF monitoring section 16 and a pair of memory control sections 18, and an access request is given to the IF monitoring section 16 from the bus 30.
【0016】メモリ制御部18においてはIF監視部1
6が受信した要求に従って主記憶メモリ10のアクセス
が行なわれており、その際にバス30から与えられたデ
ータが主記憶メモリ10へ書き込まれ、あるいは主記憶
メモリ10のデータがバス30へIF監視部16を解し
て送出される。In the memory controller 18, the IF monitor 1
The main storage memory 10 is being accessed in accordance with the request received by 6, and the data given from the bus 30 at that time is written to the main storage memory 10 or the data of the main storage memory 10 is monitored by the IF on the bus 30. The part 16 is released and sent.
【0017】またバンクレジスタ12にはLSI32の
制御するバンクが設定され、ウェイレジスタ14にはL
SI32の制御するウェイ数が設定される(なお、バン
クレジスタ12,ウェイレジスタ14の設定は電源の投
入時に行なわれる)。The bank controlled by the LSI 32 is set in the bank register 12, and the way register 14 is set at L level.
The number of ways controlled by SI 32 is set (note that bank register 12 and way register 14 are set when the power is turned on).
【0018】さらにメモリ制御部18では主記憶メモリ
10のアクセス時にバンクレジスタ12,ウェイレジス
タ14の設定内容が参照され、これらの設定内容に応じ
て主記憶メモリ10のアクセス制御が行なわれる。Further, the memory control unit 18 refers to the setting contents of the bank register 12 and the way register 14 when accessing the main memory 10, and controls the access of the main memory 10 according to these setting contents.
【0019】その結果、バンクレジスタ12,ウェイレ
ジスタ14の設定内容を変更することで、1ウェイ専
用,複数バンク(ウェイ)のものとして主記憶メモリ1
0をアクセスすることが可能となる。As a result, by changing the setting contents of the bank register 12 and the way register 14, the main memory 1 is designated as a one-way dedicated, plural bank (way) type.
It becomes possible to access 0.
【0020】図3においてはLSI32の内部構成が説
明されており、バンクレジスタ12,ウェイレジスタ1
4と共に設けられたユニットアドレスレジスタ20には
主記憶メモリ10におけるメモリユニットのアドレスが
電源投入時に設定される。In FIG. 3, the internal structure of the LSI 32 is described, and the bank register 12 and the way register 1 are described.
The address of the memory unit in the main memory 10 is set in the unit address register 20 provided together with 4 when the power is turned on.
【0021】またIF監視部16にはモードバッファ1
60,アドレスバッファ162,デコーダ164,ライ
トバッファ166,リードバッファ168が設けられて
おり、電源投入時にはライトモード信号がモードバッフ
ァ160へ書き込まれ、バンクレジスタ12,ウェイレ
ジスタ14,ユニットアドレスレジスタ20のアドレス
がアドレスバッファ162へ書き込まれる。Further, the IF monitor 16 includes a mode buffer 1
60, an address buffer 162, a decoder 164, a write buffer 166, and a read buffer 168 are provided. When the power is turned on, the write mode signal is written in the mode buffer 160, and the addresses of the bank register 12, the way register 14, and the unit address register 20 are written. Are written to the address buffer 162.
【0022】そしてこれらバッファ160,162の出
力がデコーダ164に与えられると、バンクレジスタ1
2,ウェイレジスタ14,ユニットアドレスレジスタ2
0がライトのアクセス先として指定される。When the outputs of the buffers 160 and 162 are given to the decoder 164, the bank register 1
2, way register 14, unit address register 2
0 is designated as the write access destination.
【0023】さらにライトバッファ166へ設定データ
がバス30から与えられると、バンクレジスタ12,ウ
ェイレジスタ14,ユニットアドレスレジスタ20にこ
の設定データが書き込まれる。Further, when the setting data is applied to the write buffer 166 from the bus 30, the setting data is written in the bank register 12, the way register 14, and the unit address register 20.
【0024】同図において、メモリ制御部18はメモリ
制御信号生成部180,比較回路182,マルチプレク
サ184,186,データ制御部188,データ出力バ
ッファ190,データ入力バッファ192を備えてお
り、メモリ制御信号生成部180にはバス30からステ
ージ回路74を介してアクセスのタイミング信号が供給
される。In the figure, the memory control unit 18 includes a memory control signal generation unit 180, a comparison circuit 182, multiplexers 184, 186, a data control unit 188, a data output buffer 190, and a data input buffer 192. An access timing signal is supplied to the generator 180 from the bus 30 via the stage circuit 74.
【0025】そして、モードバッファ160の出力,比
較回路182の出力もメモリ制御信号生成部180へ与
えられ、メモリ制御信号生成部180からはRAS信
号,CAS信号,OE信号,WE信号が主記憶メモリ1
0へ送出される。The output of the mode buffer 160 and the output of the comparison circuit 182 are also given to the memory control signal generation unit 180, and the RAS signal, CAS signal, OE signal, and WE signal are output from the memory control signal generation unit 180 to the main memory. 1
Sent to 0.
【0026】また比較回路182にはバンクレジスタ1
2,ウェイレジスタ14,ユニットアドレスレジスタ2
0,アドレスバッファ162の出力が与えられ、ウェイ
レジスタ20,アドレスバッファ162の出力はマルチ
プレクサ184に与えられる。The comparison circuit 182 includes the bank register 1
2, way register 14, unit address register 2
0, the output of the address buffer 162 is given, and the outputs of the way register 20 and the address buffer 162 are given to the multiplexer 184.
【0027】このマルチプレクサ184の出力はマルチ
プレクサ186へ与えられており、メモリ制御信号生成
部18の制御でマルチプレクサ186から主記憶メモリ
10へロウアドレス,コラムアドレスが送出される。The output of the multiplexer 184 is given to the multiplexer 186, and the row address and the column address are sent from the multiplexer 186 to the main memory 10 under the control of the memory control signal generator 18.
【0028】さらに、ステージ回路74,モードバッフ
ァ160,比較回路182の出力がデータ制御部188
へ与えられ、それらを用いてライトバッファ166,リ
ードバッファ168,データ出力バッファ190,デー
タ入力バッファ192データ制御部188で制御される
(主記憶メモリ10のアクセスが行なわれることを比較
回路182の出力から確認したときには、モードバッフ
ァ160の出力で示されるモードのアクセスがステージ
回路74の出力に同期して行なわれる)。Furthermore, the outputs of the stage circuit 74, the mode buffer 160, and the comparison circuit 182 are the data control section 188.
And is controlled by the write buffer 166, the read buffer 168, the data output buffer 190, and the data input buffer 192 and the data control unit 188 (the output of the comparison circuit 182 indicates that the main memory 10 is accessed). From the above, the access in the mode indicated by the output of the mode buffer 160 is performed in synchronization with the output of the stage circuit 74).
【0029】なお、ライトデータはライトバッファ16
6,データ出力バッファ190を介して主記憶メモリ1
0へ書き込まれ、主記憶メモリ10から読み出されたデ
ータはデータ入力バッファ192,リードバッファ16
8を介してバス30へ送出される。The write data is written in the write buffer 16
6, main memory 1 via data output buffer 190
The data written in 0 and read out from the main memory 10 are the data input buffer 192 and the read buffer 16.
8 to the bus 30.
【0030】ここで、バス30からアドレスバッファ1
62にバンク0,ユニット0のアドレスが書き込まれ、
モードバッファ160にリードモードを示すデータが書
き込まれると、バンクレジスタ12にバンク0が、ま
た、ユニットアドレスレジスタ20にユニット0が各々
設定されたLSI32の比較回路182においてアドレ
ス一致を示す出力が得られる。Here, from the bus 30 to the address buffer 1
The addresses of bank 0 and unit 0 are written in 62,
When the data indicating the read mode is written in the mode buffer 160, the output indicating the address match is obtained in the comparison circuit 182 of the LSI 32 in which the bank 0 is set in the bank register 12 and the unit 0 is set in the unit address register 20. .
【0031】その比較出力とモードバッファ160の出
力がメモリ制御信号生成部180とデータ制御部188
に与えられると、メモリ制御信号生成部180の出力で
主記憶メモリ10から読み出されたデータがデータ制御
部188の制御でデータ入力部192,リードバッファ
168を介してデータバス30へ送出される。The comparison output and the output of the mode buffer 160 are the memory control signal generator 180 and the data controller 188.
Data read from the main memory 10 by the output of the memory control signal generation unit 180 is sent to the data bus 30 via the data input unit 192 and the read buffer 168 under the control of the data control unit 188. .
【0032】他のLSI32においては、比較回路でア
ドレス一致の出力が得られず、したがって、主記憶メモ
リ10のアクセス動作は行なわれない。In the other LSI 32, the output of address match is not obtained by the comparison circuit, and therefore the access operation of the main memory 10 is not performed.
【0033】また図4のように4アドレスのデータを格
納するユニットアドレスレジスタ20を用いた場合、図
5のようにメモリユニットを拡張して同図(A)の1ウ
ェイ,,16ユニット/同図(B)の2ウェイ,8ユニ
ット/同図(C)の4ウェイ,4ユニットで主記憶メモ
リ10を使用できる。When the unit address register 20 for storing 4-address data as shown in FIG. 4 is used, the memory unit is expanded as shown in FIG. 5 to provide 1 way, 16 units / same as shown in FIG. The main memory 10 can be used with 2 ways and 8 units in the figure (B) / 4 ways and 4 units in the figure (C).
【0034】ただし、図6から理解されるようにウェイ
数毎に拡張可能なユニット数が変化するので、ユニット
アドレスのビット数がウェイ数で異なり、2ウェイ,4
ウェイ時にはバンクアドレスが必要となる。However, as can be understood from FIG. 6, the number of expandable units changes depending on the number of ways, so the number of bits of the unit address differs depending on the number of ways, that is, 2 ways, 4 ways.
A bank address is required at the time of way.
【0035】このため、アドレスバッファ162の出力
で示されるユニットアドレス,バンクアドレスとユニッ
トアドレスレジスタ20,バンクレジスタ12の出力と
を比較するビットがウェイレジスタ14の出力で決定さ
れる。Therefore, the bit comparing the unit address and bank address indicated by the output of the address buffer 162 with the output of the unit address register 20 and the bank register 12 is determined by the output of the way register 14.
【0036】さらに、図6のように各ウェイ時にはメモ
リアドレスが異なるので、ウェイレジスタ14の出力に
よりマルチプレクサ184が制御され、これによりメモ
リアドレスが決定される。Further, as shown in FIG. 6, since the memory address is different in each way, the multiplexer 184 is controlled by the output of the way register 14 to determine the memory address.
【0037】以上のように、一種類のLSI32を開発
するのみで1ウェイ,複数バンク(ウェイ)の主記憶メ
モリ10を制御できるので、その開発費用及び工数を削
減して情報処理装置の製造コストを引き下げることが可
能となる。As described above, since it is possible to control the main storage memory 10 of one way and a plurality of banks (ways) by only developing one type of LSI 32, the development cost and man-hours can be reduced to reduce the manufacturing cost of the information processing apparatus. Can be lowered.
【0038】[0038]
【発明の効果】以上説明したように本発明によれば、一
種類のLSIで1ウェイと複数バンク(ウェイ)の主記
憶に対応できるので、LSIの開発費用及び工数を削減
して情報処理装置の製造コストを引き下げることが可能
となる。As described above, according to the present invention, one type of LSI can support one way and a plurality of banks (way) of main memory, so that the development cost and man-hours of the LSI can be reduced and the information processing apparatus can be reduced. It is possible to reduce the manufacturing cost of.
【図1】発明の原理説明図である。FIG. 1 is a diagram illustrating the principle of the invention.
【図2】第1実施例の構成説明図である。FIG. 2 is an explanatory diagram of the configuration of the first embodiment.
【図3】第1実施例におけるLSIの内部構成説明図で
ある。FIG. 3 is an explanatory diagram of an internal configuration of an LSI according to the first embodiment.
【図4】第2実施例の構成説明図である。FIG. 4 is a structural explanatory view of a second embodiment.
【図5】第2実施例におけるメモリ接続説明図である。FIG. 5 is an explanatory diagram of memory connection in the second embodiment.
【図6】第2実施例における各ウェイのアドレス説明図
である。FIG. 6 is an address explanatory diagram of each way in the second embodiment.
【図7】第1従来例の構成説明図である。FIG. 7 is an explanatory diagram of a configuration of a first conventional example.
【図8】第2従来例の構成説明図である。FIG. 8 is an explanatory diagram of a configuration of a second conventional example.
10 主記憶メモリ 12 バンクレジスタ 14 ウェイレジスタ 16 IF監視部 18 メモリ制御部 20 ユニットアドレスレジスタ 30 バス 32 LSI 74 ステージ回路 160 モードバッファ 162 アドレスバッファ 164 デコーダ 166 ライトバッファ 168 リードバッファ 180 メモリ制御信号生成部 182 比較回路 184,186 マルチプレクサ 188 データ制御部 190 データ出力バッファ 192 データ入力バッファ 10 main memory 12 bank registers 14 way register 16 IF monitor 18 Memory controller 20 unit address register 30 bus 32 LSI 74 stage circuit 160 mode buffer 162 address buffer 164 decoder 166 write buffer 168 read buffer 180 memory control signal generator 182 Comparison circuit 184,186 multiplexer 188 Data control unit 190 data output buffer 192 data input buffer
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 達也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 桜井 康智 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 小田原 孝一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 野中 巧 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 ─────────────────────────────────────────────────── ─── Continued front page (72) Inventor Tatsuya Yamaguchi 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Yasutomo Sakurai 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Koichi Odawara 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited (72) Inventor Takumi Nonaka 1015 Kamiodanaka, Nakahara-ku, Kawasaki City, Kanagawa Prefecture Within Fujitsu Limited
Claims (2)
0)のバンクが予め設定されるバンク設定部(12)
と、 前記主記憶メモリ(10)のウェイ数が予め設定される
ウェイ数設定部(14)と、 前記主記憶メモリ(10)に対するアクセスの要求を受
信するインタフェース監視部(16)と、 前記バンク設定部(12)及びウェイ数設定部(14)
の設定内容と前記インタフェース監視部(16)が受信
した要求とに応じて前記主記憶メモリ(10)のアクセ
ス制御を行なうメモリ制御部(18)と、 を有する、ことを特徴とした主記憶制御装置。1. A main memory (1) to be accessed
Bank setting unit (12) in which the bank 0) is preset
A way number setting unit (14) in which the number of ways of the main memory (10) is preset; an interface monitoring unit (16) for receiving a request for access to the main memory (10); Setting unit (12) and way number setting unit (14)
And a memory control unit (18) for controlling access to the main storage memory (10) in response to a setting content of the interface monitoring unit and a request received by the interface monitoring unit (16). apparatus.
0)のバンクが予め設定されるバンク設定部(12)
と、 前記主記憶メモリ(10)のウェイ数が予め設定される
ウェイ数設定部(14)と、 前記主記憶メモリ(10)に対するアクセスの要求を受
信するインタフェース監視部(16)と、 前記主記憶メモリ(10)のユニットアドレスが予め設
定されるユニットアドレス設定部(20)と、 前記バンク設定部(12),ウェイ数設定部(14)及
びユニットアドレス設定部(20)の設定内容と前記イ
ンタフェース監視部(16)が受信した要求とに応じて
前記主記憶メモリ(10)のアクセス制御を行なうメモ
リ制御部(18)と、 を有する、ことを特徴とした主記憶制御装置。2. A main memory (1) to be accessed
Bank setting unit (12) in which the bank 0) is preset
A way number setting unit (14) for presetting the number of ways of the main memory (10); an interface monitoring unit (16) for receiving a request for access to the main memory (10); A unit address setting unit (20) in which a unit address of the storage memory (10) is preset, setting contents of the bank setting unit (12), the number of ways setting unit (14), and the unit address setting unit (20) and A main storage control device comprising: a memory control unit (18) for controlling access to the main storage memory (10) in response to a request received by an interface monitoring unit (16).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16997991A JPH0520181A (en) | 1991-07-10 | 1991-07-10 | Main storage controller |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16997991A JPH0520181A (en) | 1991-07-10 | 1991-07-10 | Main storage controller |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0520181A true JPH0520181A (en) | 1993-01-29 |
Family
ID=15896351
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16997991A Pending JPH0520181A (en) | 1991-07-10 | 1991-07-10 | Main storage controller |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0520181A (en) |
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Publication number | Priority date | Publication date | Assignee | Title |
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