JPS5845694A - Memory refresh system - Google Patents
Memory refresh systemInfo
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- JPS5845694A JPS5845694A JP56142742A JP14274281A JPS5845694A JP S5845694 A JPS5845694 A JP S5845694A JP 56142742 A JP56142742 A JP 56142742A JP 14274281 A JP14274281 A JP 14274281A JP S5845694 A JPS5845694 A JP S5845694A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- Engineering & Computer Science (AREA)
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Abstract
Description
【発明の詳細な説明】
本発明は、メモリのリフレッシュ方式、特ニパイプライ
ン処理によってデータ全処理する装置の中で、メモリが
パイプラインサイクルの中のヒトつのモジュールとして
位置付けられている場合のメモリのリフレッシュ方式に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a memory refresh method, particularly in a device that processes all data through pipeline processing, in which the memory is positioned as one module in the pipeline cycle. This relates to the refresh method.
メモリのリフレッシュは、メモリとしてダイナミック型
MO8(Metal 0xide Semicon
d−uctOr)RAM(Random Access
Memory)が用いられている場合、メモリの内容
保持のために必要不可欠のものである。Memory refresh is performed using dynamic MO8 (Metal Oxide Semiconductor) memory.
d-uctOr) RAM (Random Access
Memory) is indispensable for retaining the contents of the memory.
従来、この種の装置の中のメモリのリフレッシュは、メ
モリ装置内にリフレッシュ機構を設け、一定時間間隔毎
にメモリの読み出しや書き込み全中継させてリフレッシ
ュを行なう方法やメモリの読み出しや書き込みサイクル
に、リフレッシュサイクルを無条件に伺加してリフレッ
シュを行うような方法等が用いられていた。前者の方法
の場合、通常のメモリの読み出しや書き込み全中断させ
るためにパイプラインサイクル全乱し、中断させるため
のハードウェアは複雑りものとなる。後者の方法の場合
、パイプラインサイクルを乱すことはないが、メモリの
基本の読み出し、書き込みサイクルにリフレッシュサイ
クルが付加されているので、基本メモリサイクルを時間
的に長くとる必要があり、メモリのリフレッシュが時間
的に必要でない場合であってもリフレッシュをしてしま
うという無駄が生じ、パフォーマンスの低下をまねく等
の欠点があった。Conventionally, the memory in this type of device has been refreshed using a method in which a refresh mechanism is provided in the memory device and all memory reads and writes are relayed at fixed time intervals, and the memory read and write cycles are refreshed. A method has been used in which a refresh cycle is added unconditionally to perform refresh. In the case of the former method, the entire pipeline cycle is disrupted in order to interrupt all reading and writing of normal memory, and the hardware required to interrupt it becomes complicated. In the case of the latter method, the pipeline cycle is not disturbed, but since the refresh cycle is added to the basic memory read and write cycles, the basic memory cycle needs to be longer, and the memory refresh This has disadvantages such as a waste of refreshing the data even when it is not necessary in terms of time, leading to a decrease in performance.
本発明の目的は、上記欠点全敗り除き効率のよいメモリ
のリフレッシュができる方式全提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a system that can eliminate all of the above-mentioned drawbacks and efficiently refresh a memory.
本発明ICよると、データ全処理するバスと、該バス上
に複数個のメモリがおかれ、ツクイブライン処理で該バ
ス上を流れるメモリの読み出し情報や書き込み情報によ
り、順次メモリの読み出しや書き込みを行彦うメモリ装
置において、上記メモリの読み出しや書き込み情報以外
に、メモリの11フレツシユ用情報と、該リフレッシー
用情報の検出回路全上記メモリに備え、ひとつのりフレ
ツシー用情報をパイプライン上の該バスに流すことによ
り、複数個の上記メモリの前記検出回路が順次該リフレ
ッシュ用情報として検出し、メモリのリフレッシュを行
なっていくことを特徴とするメモリのリフレッシュ方式
を得ることができる。According to the IC of the present invention, a bus for processing all data and a plurality of memories are placed on the bus, and read and write information of the memory flowing on the bus is sequentially read and written to the memory by the twig line processing. In this memory device, in addition to the above-mentioned memory read and write information, 11 refresh information of the memory and a detection circuit for the refresh information are provided in all the above memories, and one single refresh information is sent to the bus on the pipeline. By flowing the information, it is possible to obtain a memory refresh method characterized in that the detection circuits of the plurality of memories sequentially detect the refresh information and refresh the memories.
以下に本発明の一実施例全詳細に説明する。第1図に本
発明を用いたメモリ装置の構成例を示す。An embodiment of the present invention will be described in full detail below. FIG. 1 shows an example of the configuration of a memory device using the present invention.
05.06および07は、メモリ装置へ入力される情報
で、データ、アドレスおよび制御の情報音それぞれ示す
。11は入力される情報05,06および07ffiパ
イプライン処理するためのラッチである。12はデータ
の読み出しや書き込みを行なうメモリで、ダイナミック
型のMOS R,AMで、13はメモリ12の読み出
し、書き込みおよびリフレッシュを行なうための制御部
である。05, 06 and 07 are information input to the memory device, indicating data, address, and control information tones, respectively. 11 is a latch for pipeline processing of input information 05, 06 and 07ffi. Reference numeral 12 denotes a memory for reading and writing data, which is a dynamic type MOS R, AM. Reference numeral 13 denotes a control section for reading, writing, and refreshing the memory 12.
14.16および17fd、ラッチ11で入力情報05
.06および07全ラツチした情報音それぞれ示し、】
4はメモリ12へ送られるデータ、16はメモリ12の
アドレス情報、17はメモリ12の読み出し、書き込み
やリフレッシュ全行なうための制御情報である。15は
メモリ12の制御部13により制御され、メモリにより
出力されるデータを示している。21〜27は11〜1
7ニ対応する。31はメモリ22で処理された情報をラ
ッチするラッチで34.36.および37はラッチ31
でラッチされたデータ、アドレスおよび制御の情報をそ
れぞれ示し、次のノくイブラインの処理モジー−ルへ送
られる。データ、アドレスおよび制御情報のビット幅は
それぞれ8ビツト。14.16 and 17fd, input information 05 in latch 11
.. 06 and 07 fully latched information sounds are shown respectively,】
4 is data sent to the memory 12, 16 is address information of the memory 12, and 17 is control information for all reading, writing, and refreshing of the memory 12. 15 indicates data controlled by the control unit 13 of the memory 12 and output by the memory. 21-27 is 11-1
It corresponds to 7 d. 31 is a latch that latches information processed in the memory 22; 34.36. and 37 is latch 31
The data, address, and control information latched in each block are sent to the next processing module in the line. The bit width of data, address and control information is 8 bits each.
8ビツトおよび2ビツトで、メモリ12の読み出しや書
き込みは、アドレス8ビツトのうちのMo s tSi
gnificant Bit(MSB)が1のときに行
なわれメモリ22の読み出しや書き込みは、アドレスの
MSBがOのときに行なわれる。With 8 bits and 2 bits, reading and writing to the memory 12 is performed using the MostSi out of the 8 bits of the address.
Reading and writing to the memory 22 is performed when the gnificant bit (MSB) is 1, and when the MSB of the address is 0.
次に、これらの情報のフォーマット金第2図に示ス。デ
ータuI)o−I)708ビツト、アドレ刈AO”’−
’−7の8ビツト、制御情報はメモ】〕の1】フレッシ
ュのための[l[RF 1ビツトとメモリの読み出し、
書き込みのための情報R,/W1ビットの計2ビットか
ら57っている。The format of this information is then shown in Figure 2. Data uI)o-I) 708 bits, address calculation AO"'-
'-7 8 bits, control information is memorized]) 1] for fresh [l[RF 1 bit and memory read,
There are 57 pieces of information for writing from a total of 2 bits, R and /W1 bits.
5−
第3図にメモリ12とその制御部13の詳細な構成例を
示す。50はダイナミック型M OS R,A、M。5- FIG. 3 shows a detailed configuration example of the memory 12 and its control section 13. 50 is a dynamic type M OS R, A, M.
51.52は二種類の8ビツト情報全入力し、いずれか
一方の8ビツト情報全出力するマルチプレクサ、53は
マルチプレクサ51.52の中で用いている1ビット当
りの回路構成を示し、53は3人力NOR回路、55は
2人力NAND回路、54.56はインバータをそれぞ
れ示している。51 and 52 are multiplexers that input all of the two types of 8-bit information and output all of the 8-bit information of one of them, 53 represents the circuit configuration per bit used in the multiplexers 51 and 52, and 53 represents the 3-bit multiplexer. A human-powered NOR circuit, 55 a two-human NAND circuit, and 54 and 56 an inverter, respectively.
14は8ビツトのデータ情報、15は8ビツトのデータ
情報をそれぞれ示し、データ情報14は、メモリ50へ
書き込まれるか、マルチプレクサ51゜52を介して1
5のデータ情報となる。16は8ビツトのアドレス情報
で8ビツトの中でMSB1ビットは、メモリ50の選択
情報で残り7ビツトがメモリ50のアドレスとなる。1
7はメモリ50から読み出される情報でマルチプレクサ
51へ入力される。18はマルチプレクサ51から出力
される8ビツトの情報でメモリ50の書き込みデータと
カリ、かつ、マルチプレクサ520入力となる。19は
アンドレス情報1608ビツトの中の 6−
MSB1ビットの情報である。60.61は制御情報で
、60はメモリのりフレッシーを行なうための情報で、
この情報が1のときメモリのリフレッシュ全行なう。6
1はメモリの読み出しや書き込みのための情報でこの情
報が1のときメモリの読み出し全、0のときメモ形への
書き込みを行なう。62.63はマルチプレクサ51へ
の二種類の情報】4と17の切り換え信号で信号62が
ルベルのとき情報14全マルチプレクサ51より出力し
、信号63がルベルのとき情報17をマルチプレクサ5
1より出力する。64.65はマルチプレクサ52への
二種類の情報14と18を切り換える信号で信号64が
ルベルのとき情報14を、信号65がルベルのとき情報
18をそれぞれマルチプレクサ52より出力する。Reference numeral 14 indicates 8-bit data information, and 15 indicates 8-bit data information.
5 data information. 16 is 8-bit address information, and among the 8 bits, the MSB 1 bit is memory 50 selection information, and the remaining 7 bits are the memory 50 address. 1
7 is information read from the memory 50 and is input to the multiplexer 51. 18 is 8-bit information output from the multiplexer 51, which is used as the write data of the memory 50 and is input to the multiplexer 520. 19 is information of the 6-MSB 1 bit of the 1608 bits of address information. 60.61 is control information, 60 is information for performing memory glue freshening,
When this information is 1, the memory is completely refreshed. 6
1 is information for reading and writing to the memory; when this information is 1, all the memory is read, and when it is 0, writing to the memo type is performed. 62 and 63 are two types of information to the multiplexer 51] When the signal 62 is a level, information 14 is output from all the multiplexers 51, and when the signal 63 is a level, information 17 is output to the multiplexer 5.
Output from 1. Reference numerals 64 and 65 are signals for switching between two types of information 14 and 18 to the multiplexer 52. When the signal 64 is a level, information 14 is output from the multiplexer 52, and when the signal 65 is a level, information 18 is output from the multiplexer 52.
次に、第4図および第5図をもとに、メモリがリフレッ
シュされる動作について説明する。第4図はA、Bおよ
びCの三種類の情報が、第2図で孝子フォーマットで第
1図に示すメモリ装置に、パイプラインサイクル時間t
で順次到着する場合の八、BおよびCの↑胃卒段のフォ
ーマット全示している。才ずある時刻に情報Aが第1図
に示すう。Next, the operation of refreshing the memory will be explained based on FIGS. 4 and 5. FIG. 4 shows that three types of information A, B, and C are stored in the memory device shown in FIG. 1 in the Takako format in FIG.
The full format of 8, B and C ↑gasodan is shown when they arrive sequentially. At a certain time, information A is shown in FIG.
チIIVrCラッチされると、情報へのアドレス情報8
ビツトのMSJ3は0であるから、第1図におけるメモ
リ12全選択しない。次に時間を後、情報Aは第1図I
C表戸けるラッチ21に、情報Bはラッチ1】にラッチ
される。情報Nは、第1図におけるメモリ22全選択し
、制御情報のRF=O。When latched, the address information to the information 8
Since the bit MSJ3 is 0, the entire memory 12 in FIG. 1 is not selected. Then, after a period of time, information A is shown in Figure 1 I
The information B is latched by the latch 21 that opens the front door C, and the information B is latched by the latch 1]. Information N selects all of the memory 22 in FIG. 1, and control information RF=O.
R/W=0であるから、アドレス情報20丁■番地に、
データ情報DATA Aを書き込む。情報BはRF=1
であり、第3図における信号23が1となって、情報B
のアドレス情報05 I−I番地のデータを餡・1み出
し、同じ番地へ書き込む動作を行ない05H番地のデー
タがリフレッシュされる。同様に時間2を後、情報人は
第1図におけるラッチ31Vこラッチされ、次の処理モ
ジー−ルへ行き、情報Bはラッチ21に、情報Cはラッ
チ11にそれぞれラッチされる。1′W報Bは、第1図
におけるメモリ22の05H番地のデータのリフレッシ
ユヲ行彦い、情@Cは、アドレスのMSBが1であるか
らメモリ12を選択し、制御情報のR/W=1であるか
らそのアドレス情報IIH番地よりデータを読み出し、
読み出した情報を情報Cのデータ情報DA’lCとする
。このように、ひとつのリフレッシュ用情報Bにより、
ふたつのメモリ12.22が順次リフレッシュされる。Since R/W = 0, the address information is 20th block■,
Write data information DATA A. Information B is RF=1
, the signal 23 in FIG. 3 becomes 1, and the information B
The data at address 05I is extracted by 1 and written to the same address, and the data at address 05H is refreshed. Similarly, after time 2, the information person is latched by latch 31V in FIG. 1 and goes to the next processing module, where information B is latched by latch 21 and information C is latched by latch 11. 1'W information B refreshes the data at address 05H of memory 22 in FIG. Therefore, data is read from address IIH of the address information,
Let the read information be data information DA'lC of information C. In this way, with one refresh information B,
The two memories 12.22 are refreshed sequentially.
当然、メモリの全データ全リフレッシュする必要がある
ので、全データ全リフレッシ−すべき時間内に、リフレ
ッシュ用情報のアドレス情報全メモリの全データ全リフ
レッシ−できるように変化させながら、パイプラインの
バスへ流す必要がある。Naturally, it is necessary to refresh all the data in the memory, so while changing the address information of the refresh information so that all the data in the memory can be refreshed, the pipeline bus It is necessary to flow to
なお、この実施例では各パイプサインのバスのデータ、
アドレス、制御情報のビット幅は固定でメモリはパイプ
ラインバス上連続して接続されているが、ピット幅は可
変であっても何らさしつかえなく、メモリが連続して接
続されていなくても何ら問題はかい。In addition, in this embodiment, the bus data of each pipe sign,
The bit width of address and control information is fixed and the memories are connected consecutively on the pipeline bus, but there is no problem even if the pit width is variable, and there is no problem even if the memory is not connected consecutively. Hakai.
以上のように本発明によるメモリのりフレツシ一方式を
用いると、ひとつのりフレッシー用情報 9−
全ハイブライン上のバスに流すことによってパイプライ
ン上のバスに接続された複数個のメモl] iパイプラ
インザイクルを乱すことなくリフレッシュすることがで
きるため、コスト、パフォーマンスのよいメモリのリフ
レッシュを行なうことができる。As described above, when the memory glue system according to the present invention is used, the information for the memory glue flexible according to the present invention is transmitted to the buses on all the high line lines, and the plurality of memories connected to the bus on the pipeline i-pipe. Since refresh can be performed without disturbing the line cycle, memory can be refreshed with good cost and performance.
第1図は、この発明音用いたメモリ装置の一実施例構成
図、第2図は第1図のバス上金離れる情報のフォーマッ
ト、第3図は、メモリとその制御部の構成図、第4図は
、タイミング図および第5図は、情報のフォーマット例
全示す図である。
05〜07,14〜17.24〜27,34゜36.3
7・・・・・・パイプラインバス、11,21゜31・
・・・・・ラッチ、12,22.50・・・ ・メモリ
、13.23・・・・・メモリの制御部、17.18・
・・・・データ。バス−51,52・・・マルチプレク
サ、53・・・・・・マルチプレクサの回路例、60,
61・・・・・・制御信号、19・・・・アドレスのM
SB、62〜10−
65 ・・ マルチプレクサの制御信号、53・・・・
・・3人カNOR回M、54.56・・・・・・インバ
ータ、55・・・ ・2人力NANI)回路。
1l−
O7O6O5
,61声−ノ 図
#2 図
号
一夕
!5
# 3 図Fig. 1 is a block diagram of one embodiment of a memory device using this invention, Fig. 2 is a format of the information on the bus shown in Fig. 1, and Fig. 3 is a block diagram of a memory and its control section. FIG. 4 is a timing diagram, and FIG. 5 is a diagram showing a complete example of the format of information. 05-07, 14-17.24-27, 34°36.3
7...Pipeline bus, 11,21゜31・
...Latch, 12, 22.50... ・Memory, 13.23...Memory control section, 17.18.
····data. Bus-51, 52...Multiplexer, 53...Multiplexer circuit example, 60,
61...control signal, 19...address M
SB, 62-10-65... Multiplexer control signal, 53...
・3-person NOR times M, 54.56... Inverter, 55... ・2-person NANI) circuit. 1l- O7O6O5 , 61 voices-ノ Figure #2 Figure number Itsuya! 5 #3 Figure
Claims (1)
モリがおかれ、パイプライン処理で該バス上金泥れるメ
モリの読み出し情報や書き込み情報により順次メモリの
読み出しや書き込みを行なうメモリ装置において、上記
メモリの読み出しや書き込み情報以外に、メモリのりフ
レッシー用情報と、該リフレッシュ用情報の検出回路全
上記メモリに備え、ひとつのリフレッシュ用情報全パイ
プライン・データとして該バスに流すことにより複数個
の上記メモリの前記検出回路が順次読リフレッシュ用情
報として検出し、メモ1jのリフレッシュ全行なってい
くことを特徴とするメモリのリフレッシュ方式。In a memory device in which a bus for processing all data and a plurality of memories are placed on the bus, reading and writing of the memory is performed sequentially based on the read information and write information of the memory that flows on the bus in pipeline processing, In addition to the above memory read and write information, the above memory is equipped with a detection circuit for memory fresh information and the refresh information, and multiple refresh information is sent to the bus as one refresh information pipeline data. A memory refresh method characterized in that the detection circuit of the memory sequentially detects read refresh information and refreshes the entire memory 1j.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56142742A JPS5845694A (en) | 1981-09-10 | 1981-09-10 | Memory refresh system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56142742A JPS5845694A (en) | 1981-09-10 | 1981-09-10 | Memory refresh system |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5845694A true JPS5845694A (en) | 1983-03-16 |
JPH0152838B2 JPH0152838B2 (en) | 1989-11-10 |
Family
ID=15322517
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56142742A Granted JPS5845694A (en) | 1981-09-10 | 1981-09-10 | Memory refresh system |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5845694A (en) |
-
1981
- 1981-09-10 JP JP56142742A patent/JPS5845694A/en active Granted
Also Published As
Publication number | Publication date |
---|---|
JPH0152838B2 (en) | 1989-11-10 |
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