JPH052017B2 - - Google Patents
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- Publication number
- JPH052017B2 JPH052017B2 JP62017349A JP1734987A JPH052017B2 JP H052017 B2 JPH052017 B2 JP H052017B2 JP 62017349 A JP62017349 A JP 62017349A JP 1734987 A JP1734987 A JP 1734987A JP H052017 B2 JPH052017 B2 JP H052017B2
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- Japan
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- output
- signal
- frequency
- converter
- frequency signal
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Links
- 230000010355 oscillation Effects 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 4
- 230000010363 phase shift Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高安定に動作するPLL回路に関す
る。
る。
PLL回路は基準周波数と出力周波数とを位相
比較して該比較信号によりVCO（電圧制御発振
器）を制御し、出力周波数を基準周波数に特定の
関係でロツクさせるように構成した回路である
が、そのVCOには周波数可変用素子として通常
可変容量ダイオードが使用されている。
比較して該比較信号によりVCO（電圧制御発振
器）を制御し、出力周波数を基準周波数に特定の
関係でロツクさせるように構成した回路である
が、そのVCOには周波数可変用素子として通常
可変容量ダイオードが使用されている。
ところが、この可変容量ダイオードは外部環境
により容量変動を受け易く、またダイオード自体
の非直線性により周波数偏倚にバラツキが生じ易
く、安定性に欠けていた。
により容量変動を受け易く、またダイオード自体
の非直線性により周波数偏倚にバラツキが生じ易
く、安定性に欠けていた。
また、800MHz程度に高い周波数帯では、通常
のTTL等では、その動作速度が対応できないた
めに、PLLを構成することが極めて困難である。
のTTL等では、その動作速度が対応できないた
めに、PLLを構成することが極めて困難である。
本発明の目的は、上記した点に鑑みて、高い周
波数で安定して動作するPLL回路を提供するこ
とである。
波数で安定して動作するPLL回路を提供するこ
とである。
〔発明の構成〕
このために本発明のPLL回路は、基準周波数
信号と出力周波数信号とを位相比較する位相比較
器と、該位相比較器からの位相比較信号をＡ／Ｄ
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器からの
出力をフイルタリングするデジタルフイルタと、
該デジタルフイルタからの信号により上記出力周
波数信号の周波数を変化させる電圧制御発振器と
からなるPLL回路において、上記電圧制御発振
器を、高安定の第１の発振源からの出力周波数信
号を上記デジタルフイルタからの出力信号に応じ
て周波数変換する論理回路を具備するデジタル波
形発生回路と、該デジタル波形発生回路からの出
力周波数をＤ／Ａ変換するＤ／Ａ変換器と、高安
定の第２の発振源からの周波数信号が上記Ｄ／Ａ
変換器からの周波数信号によつて変調される直交
変調器とから構成した。
信号と出力周波数信号とを位相比較する位相比較
器と、該位相比較器からの位相比較信号をＡ／Ｄ
変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器からの
出力をフイルタリングするデジタルフイルタと、
該デジタルフイルタからの信号により上記出力周
波数信号の周波数を変化させる電圧制御発振器と
からなるPLL回路において、上記電圧制御発振
器を、高安定の第１の発振源からの出力周波数信
号を上記デジタルフイルタからの出力信号に応じ
て周波数変換する論理回路を具備するデジタル波
形発生回路と、該デジタル波形発生回路からの出
力周波数をＤ／Ａ変換するＤ／Ａ変換器と、高安
定の第２の発振源からの周波数信号が上記Ｄ／Ａ
変換器からの周波数信号によつて変調される直交
変調器とから構成した。
以下、本発明の実施例について説明する。第１
図はその一実施例のPLL回路を示す回路図であ
る。１は入力する信号により出力周波数を変化さ
せるVCO回路、２はVCO回路１から出力信号
Voutと基準信号Vrefの位相を比較してその位相
差に対応した信号を出力する位相比較器、３はそ
の位相比較器２からの信号をデジタル信号に変換
するＡ／Ｄ変換器、４はそのＡ／Ｄ変換器３から
の出力データをフイルタリングするデジタルフイ
ルタである。そして、このデジタルフイルタ４か
らの出力データがVCO回路１の発振周波数を変
化させるよう働く。
図はその一実施例のPLL回路を示す回路図であ
る。１は入力する信号により出力周波数を変化さ
せるVCO回路、２はVCO回路１から出力信号
Voutと基準信号Vrefの位相を比較してその位相
差に対応した信号を出力する位相比較器、３はそ
の位相比較器２からの信号をデジタル信号に変換
するＡ／Ｄ変換器、４はそのＡ／Ｄ変換器３から
の出力データをフイルタリングするデジタルフイ
ルタである。そして、このデジタルフイルタ４か
らの出力データがVCO回路１の発振周波数を変
化させるよう働く。
VCO回路１は、直交変調方式を採用した回路
であり、クリスタルを使用した高安定の第一発振
源１１で発振した信号の一部はそのまま一方の乗
算器１２に、また他の一部は90度移相器１３を介
して他方の乗算器１４に入力する。そしてそれら
の乗算器１２，１４の出力が加算器１５で引算さ
れる。
であり、クリスタルを使用した高安定の第一発振
源１１で発振した信号の一部はそのまま一方の乗
算器１２に、また他の一部は90度移相器１３を介
して他方の乗算器１４に入力する。そしてそれら
の乗算器１２，１４の出力が加算器１５で引算さ
れる。
１６はデジタルフイルタ４からのデータに応じ
た周波数のデジルタ波形を発生するデジタル波形
発生回路であり、上記した発振源１１と同様に高
安定の発振源（クロツク源）１７とそこで発振し
た周波数信号を元にして変換した所定の周波数信
号を相互に90度位相を異ならせて出力する論理回
路１８を有する。
た周波数のデジルタ波形を発生するデジタル波形
発生回路であり、上記した発振源１１と同様に高
安定の発振源（クロツク源）１７とそこで発振し
た周波数信号を元にして変換した所定の周波数信
号を相互に90度位相を異ならせて出力する論理回
路１８を有する。
１９，２０はその90度異なつた周波数信号をア
ナログ信号に変換するＤ／Ａ変換器、２１，２２
はそれらＤ／Ａ変換器１９，２０の出力から高域
成分を除去するフイルタであり、このフイルタ２
１，２２からの出力が乗算器１２，１４に変調信
号として入力する。
ナログ信号に変換するＤ／Ａ変換器、２１，２２
はそれらＤ／Ａ変換器１９，２０の出力から高域
成分を除去するフイルタであり、このフイルタ２
１，２２からの出力が乗算器１２，１４に変調信
号として入力する。
いま、発振源１１で発振する信号電圧Vaを、
Va＝cosωcｔ
フイルタ２１，２２の出力電圧Vb，Vcを、
Vb＝cosωsｔ
Vc＝sinωsｔ
とすると、一方の乗算器１４の出力Vdは、
Vd＝sinωcｔ×sinωsｔ
他方の乗算器１２の出力Veは、
Ve＝cosωcｔ×cosωsｔ
となり、加算器１５の出力Voutは、
Vout＝cosωcｔ×cosωsｔ
−sinωcｔ×sinωsｔ
＝cos（ωc＋ωs）ｔ
従つて、発振源１７でのクロツク周波数を論理
回路１８でデジタルフイルタ４の出力に応じて別
の周波数に変換すれば、加算器１５の出力Vout
の周波数を広い範囲で変化可能となる。この場合
発振源１１，１７には高安定のものを使用してい
るので出力信号も安定した信号となる。
回路１８でデジタルフイルタ４の出力に応じて別
の周波数に変換すれば、加算器１５の出力Vout
の周波数を広い範囲で変化可能となる。この場合
発振源１１，１７には高安定のものを使用してい
るので出力信号も安定した信号となる。
第２図は第１図の論理回路１８の部分をカウン
タ３１とメモリ３２により構成した例を示す図で
ある。メモリ３２に予め１周期分のsin波のレベ
ルデータを２種類書き込んでおいて、カウンタ３
１によつて各々のデータを位相を90度ずらして順
次読み出すことにより、Ｄ／Ａ変換器１９，２０
に相互に90度の移相差をもつ周波数信号を出力さ
せることができる。
タ３１とメモリ３２により構成した例を示す図で
ある。メモリ３２に予め１周期分のsin波のレベ
ルデータを２種類書き込んでおいて、カウンタ３
１によつて各々のデータを位相を90度ずらして順
次読み出すことにより、Ｄ／Ａ変換器１９，２０
に相互に90度の移相差をもつ周波数信号を出力さ
せることができる。
この場合、メモリ３２のアドレシングにおい
て、１周期分のデータを個々に読み出さず、デジ
タルフイルタ４からの出力によりカウンタ３１を
制御して、そのアドレスを飛び越して例えば２，
３…10等の割合で読み出せば出力周波数が２倍、
３倍、４倍、…10倍となり、加算器１５の出力周
波数が安定して変化するようになる。
て、１周期分のデータを個々に読み出さず、デジ
タルフイルタ４からの出力によりカウンタ３１を
制御して、そのアドレスを飛び越して例えば２，
３…10等の割合で読み出せば出力周波数が２倍、
３倍、４倍、…10倍となり、加算器１５の出力周
波数が安定して変化するようになる。
上記から本実施例では、基本となる高い周波
数、例えば、800MHzをVCO１の第一の発振源１
１で発振させてアナログ処理し、これに対する周
波数偏倚を決める変調分を第二の発振源１７の出
力周波数を変換した周波数信号により得ることが
できるので、高い周波数であつても、最大偏倚周
波数（例えば±数ＭHz）の範囲内において安定し
て周波数可変を行ない、安定したPLL動作を実
現することができる。この場合、従来のような可
変容量ダイオードは必要ない。
数、例えば、800MHzをVCO１の第一の発振源１
１で発振させてアナログ処理し、これに対する周
波数偏倚を決める変調分を第二の発振源１７の出
力周波数を変換した周波数信号により得ることが
できるので、高い周波数であつても、最大偏倚周
波数（例えば±数ＭHz）の範囲内において安定し
て周波数可変を行ない、安定したPLL動作を実
現することができる。この場合、従来のような可
変容量ダイオードは必要ない。
以上から本発明によれば、可変容量ダイオード
が不要となるので、そのダイオードに起因する問
題を一掃することができ、また発振源には固定の
ものを使用できるので、高周波数帯域でも安定し
た動作を行わせることができるようになる。
が不要となるので、そのダイオードに起因する問
題を一掃することができ、また発振源には固定の
ものを使用できるので、高周波数帯域でも安定し
た動作を行わせることができるようになる。
第１図は本発明の一実施例のPLL回路の回路
図、第２図は１図の論理回路の部分を具体化した
回路図である。
図、第２図は１図の論理回路の部分を具体化した
回路図である。
Claims (1)
- 【特許請求の範囲】 １ 基準周波数信号と出力周波数信号とを位相比
較する位相比較器と、該位相比較器からの位相比
較信号をＡ／Ｄ変換するＡ／Ｄ変換器と、該Ａ／
Ｄ変換器からの出力をフイルタリングするデジタ
ルフイルタと、該デジタルフイルタからの信号に
より上記出力周波数信号の周波数を変化させる電
圧制御発振器とからなるPLL回路において、 上記電圧制御発振器を、高安定の第１の発振源
からの出力周波数信号を上記デジタルフイルタか
らの出力信号に応じて周波数変換する論理回路を
具備するデジタル波形発生回路と、該デジタル波
形発生回路からの出力周波数をＤ／Ａ変換する
Ｄ／Ａ変換器と、高安定の第２の発振源からの周
波数信号が上記Ｄ／Ａ変換器からの周波数信号に
よつて変調される直交変調器とから構成したこと
を特徴とするPLL回路。 ２ 上記論理回路が、カウンタとメモリとで構成
され、該カウンタが上記デジタルフイルタからの
出力及び上記第１の発振源からの出力周波数信号
により駆動されて、上記メモリをアドレシングす
るようにしたことを特徴とする特許請求の範囲第
１項記載のPLL回路。 ３ 上記カウンタが、上記デジタルフイルタから
の出力に応じて上記メモリのアドレスを飛び越し
指定するように構成したことを特徴とする特許請
求の範囲第２項記載のPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017349A JPS63187729A (ja) | 1987-01-29 | 1987-01-29 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62017349A JPS63187729A (ja) | 1987-01-29 | 1987-01-29 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63187729A JPS63187729A (ja) | 1988-08-03 |
| JPH052017B2 true JPH052017B2 (ja) | 1993-01-11 |
Family
ID=11941568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017349A Granted JPS63187729A (ja) | 1987-01-29 | 1987-01-29 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63187729A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3209409B2 (ja) * | 1997-07-31 | 2001-09-17 | 小倉クラッチ株式会社 | 電磁スプリングクラッチ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273805A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Audio Video Eng Corp | 電圧制御発振回路 |
-
1987
- 1987-01-29 JP JP62017349A patent/JPS63187729A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6273805A (ja) * | 1985-09-27 | 1987-04-04 | Toshiba Audio Video Eng Corp | 電圧制御発振回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63187729A (ja) | 1988-08-03 |
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