JPH05199117A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH05199117A JPH05199117A JP811992A JP811992A JPH05199117A JP H05199117 A JPH05199117 A JP H05199117A JP 811992 A JP811992 A JP 811992A JP 811992 A JP811992 A JP 811992A JP H05199117 A JPH05199117 A JP H05199117A
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Abstract
(57)【要約】
【目的】アナログ入力電圧をｎｂｉｔデジタル値に変換
する場合に起る量子化誤差が分解能が高くなった時に、
抵抗値の相対誤差により大きくなるのを防ぐことを目的
とする。 【構成】Ａ／Ｄ変換器のサンプルホールド部に於いて、
容量ＣＡＰ１，ＣＡＰ２の容量値の比と入力端子Ａ，Ｂ
の電圧差により、入力端子Ｄから入力された電源電圧Ｖ
ＣＣを２n 分割した値の整数倍の電圧に対して、見かけ
上ＶＣＣを２n+1 分割した電圧を減らしたようにする。
する場合に起る量子化誤差が分解能が高くなった時に、
抵抗値の相対誤差により大きくなるのを防ぐことを目的
とする。 【構成】Ａ／Ｄ変換器のサンプルホールド部に於いて、
容量ＣＡＰ１，ＣＡＰ２の容量値の比と入力端子Ａ，Ｂ
の電圧差により、入力端子Ｄから入力された電源電圧Ｖ
ＣＣを２n 分割した値の整数倍の電圧に対して、見かけ
上ＶＣＣを２n+1 分割した電圧を減らしたようにする。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換器に関し、
特に量子化誤差を補正する回路に関する。
特に量子化誤差を補正する回路に関する。
【０００２】
【従来の技術】従来のＡ／Ｄ変換器は図４に示すよう
に、入力端子Ｃを入力とするトランスファーゲート３の
出力と入力端子Ｄを入力とするトランスファーゲート４
の出力とを端子Ｉへ接続し、端子ＩはコンデンサＣＡＰ
４へ接続され、端子Ｉが接続するコンデンサＣＡＰ４の
逆性に接続される端子がコンパレータの入力端子Ｆへ接
続され、ＶＣＣとＧＮＤ間に２つの抵抗Ｒ′をシリアル
に接続し、２つの抵抗の接続点が入力端子Ｅへ接続し、
入力端子Ｅを入力とするトランスファーゲート５の出力
は端子Ｊへ接続し端子ＪはコンデンサＣＡＰ５へ接続さ
れ、端子Ｊが接続するコンデンサＣＡＰ５の逆性に接続
される端子がコンパレータの入力端子Ｇへ接続される。
に、入力端子Ｃを入力とするトランスファーゲート３の
出力と入力端子Ｄを入力とするトランスファーゲート４
の出力とを端子Ｉへ接続し、端子ＩはコンデンサＣＡＰ
４へ接続され、端子Ｉが接続するコンデンサＣＡＰ４の
逆性に接続される端子がコンパレータの入力端子Ｆへ接
続され、ＶＣＣとＧＮＤ間に２つの抵抗Ｒ′をシリアル
に接続し、２つの抵抗の接続点が入力端子Ｅへ接続し、
入力端子Ｅを入力とするトランスファーゲート５の出力
は端子Ｊへ接続し端子ＪはコンデンサＣＡＰ５へ接続さ
れ、端子Ｊが接続するコンデンサＣＡＰ５の逆性に接続
される端子がコンパレータの入力端子Ｇへ接続される。
【０００３】ＶＣＣへ接続されるトランスファーゲート
７とトランスファーゲート７の出力はコンパレータの入
力端子Ｆへ接続され、ＶＣＣへ接続するトランスファー
ゲート６とトランスファーゲート６の出力はコンパレー
タの入力端子Ｇへ接続される。又、抵抗値Ｒの抵抗を２
n −１個直列に接続し、この直列に接続された抵抗の一
方の端とＧＮＤとを抵抗値Ｒ／２の抵抗を介して接続
し、他方の端とＶＤＤとを抵抗値３×Ｒ／２の抵抗を介
して接続する。
７とトランスファーゲート７の出力はコンパレータの入
力端子Ｆへ接続され、ＶＣＣへ接続するトランスファー
ゲート６とトランスファーゲート６の出力はコンパレー
タの入力端子Ｇへ接続される。又、抵抗値Ｒの抵抗を２
n −１個直列に接続し、この直列に接続された抵抗の一
方の端とＧＮＤとを抵抗値Ｒ／２の抵抗を介して接続
し、他方の端とＶＤＤとを抵抗値３×Ｒ／２の抵抗を介
して接続する。
【０００４】又、各抵抗の接続点の電圧は、（ＶＣＣ／
２n ）×１−ＶＣＣ／２n+1 （ＧＮＤに近い接続点を１
＝１とすると１＝１，２，…，２n-1 ）となり、コンパ
レータの出力により制御されるセレクタを介してこれら
の電圧は入力端子Ｄへ印加し、アナログ入力電圧（以下
ＶＡと称す）を入力端子Ｃへ印加される構成となってい
る。
２n ）×１−ＶＣＣ／２n+1 （ＧＮＤに近い接続点を１
＝１とすると１＝１，２，…，２n-1 ）となり、コンパ
レータの出力により制御されるセレクタを介してこれら
の電圧は入力端子Ｄへ印加し、アナログ入力電圧（以下
ＶＡと称す）を入力端子Ｃへ印加される構成となってい
る。
【０００５】次に、図４のＡ／Ｄ変換器の一例である分
解能２ｂｉｔの逐次比較型のＡ／Ｄ変換器の構成を図５
に示す。
解能２ｂｉｔの逐次比較型のＡ／Ｄ変換器の構成を図５
に示す。
【０００６】コンパレータ部の端子ＣにＶＡを印加し、
ＶＣＣとＧＮＤ間に直列につながれた抵抗の接点の電圧
は、Ａ１＝ＶＣＣ／４−ＶＣＣ／８，Ａ２＝（ＶＣＣ／
４）×２−ＶＣＣ／８，Ａ３＝（ＶＣＣ／４）×３−Ｖ
ＣＣ／８となり、セレクタはコンパレータの出力によっ
て接点、Ａ１，Ａ２，Ａ３、のいずれかの電圧をコンパ
レータの端子Ｄに印加する。（ここで、ＶＣＣ／８の電
圧はＶＣＣに対して２ｂｉｔＡ／Ｄ変換したときに１／
２ＬＳＢに相当する電圧であり、ｎｂｉｔＡ／Ｄ変換器
においてＶＡと（ＶＣＣ／２n ）×１−ＶＣＣ／２n+1
を比較する事によって最大ＶＣＣ／２n+1 の電圧差でデ
ジタル値を求める事ができる。）次に、図５の分解能２
ｂｉｔの逐次比較型のＡ／Ｄ変換器の動作を図６の動作
タイミングを用いて説明する。
ＶＣＣとＧＮＤ間に直列につながれた抵抗の接点の電圧
は、Ａ１＝ＶＣＣ／４−ＶＣＣ／８，Ａ２＝（ＶＣＣ／
４）×２−ＶＣＣ／８，Ａ３＝（ＶＣＣ／４）×３−Ｖ
ＣＣ／８となり、セレクタはコンパレータの出力によっ
て接点、Ａ１，Ａ２，Ａ３、のいずれかの電圧をコンパ
レータの端子Ｄに印加する。（ここで、ＶＣＣ／８の電
圧はＶＣＣに対して２ｂｉｔＡ／Ｄ変換したときに１／
２ＬＳＢに相当する電圧であり、ｎｂｉｔＡ／Ｄ変換器
においてＶＡと（ＶＣＣ／２n ）×１−ＶＣＣ／２n+1
を比較する事によって最大ＶＣＣ／２n+1 の電圧差でデ
ジタル値を求める事ができる。）次に、図５の分解能２
ｂｉｔの逐次比較型のＡ／Ｄ変換器の動作を図６の動作
タイミングを用いて説明する。
【０００７】（１）サンプリング期間中（ｔ１ｇ期間）
は、トランスファーゲート３，５，６，７をＯＮの状態
とし、トランスファーゲート４はＯＦＦの状態とすると
入力端子Ｃからアナログ入力電圧ＶＡが印加され端子Ｉ
の電位はＶＡとなり、入力端子Ｅから電圧ＶＣＣ／２が
印加され端子Ｊの電位はＶＣＣ／２となり、コンパレー
タの入力端子Ｆ，ＧはＶＣＣにプリチャージされる。こ
こで、ＶＣＣ＝５Ｖ，ＶＡ＝１Ｖとし、容量ＣＡＰ４，
５の容量値を１Ｆとすると容量ＣＡＰ４には電荷４Ｃ，
容量ＣＡＰ５の電荷は２．５Ｃが保持される。
は、トランスファーゲート３，５，６，７をＯＮの状態
とし、トランスファーゲート４はＯＦＦの状態とすると
入力端子Ｃからアナログ入力電圧ＶＡが印加され端子Ｉ
の電位はＶＡとなり、入力端子Ｅから電圧ＶＣＣ／２が
印加され端子Ｊの電位はＶＣＣ／２となり、コンパレー
タの入力端子Ｆ，ＧはＶＣＣにプリチャージされる。こ
こで、ＶＣＣ＝５Ｖ，ＶＡ＝１Ｖとし、容量ＣＡＰ４，
５の容量値を１Ｆとすると容量ＣＡＰ４には電荷４Ｃ，
容量ＣＡＰ５の電荷は２．５Ｃが保持される。
【０００８】（２）サンプリング期間（ｔ１）に入力さ
れたアナログ信号に対するデジタル値を求める期間（ｔ
２，ｔ３の期間）は、まずｔ２の期間にトランスファー
ゲート３，６，７をＯＦＦの状態とし、トランスファー
ゲート４，５をＯＮの状態とする。またセレクタは接点
Ａ２を選択し電圧１．８７５Ｖが入力端子Ｄに印加さ
れ、端子Ｉは１．８７５Ｖとなり、ＣＡＰ４が電荷４Ｃ
を保持するため、コンパレータの入力端子Ｆの寄生容量
を０Ｆとすると、コンパレータの入力端子Ｆは５．８７
５Ｖとなる。コンパレータの入力端子Ｇの電位は入力端
子Ｅ，端子Ｊの電位が変化していないために５Ｖのまま
であり、入力端子Ｆは入力端子Ｇよりも高い電位とな
る。そのため、コンパレータの出力ＯＵＴは論理的
“Ｌ”を出力する。（アナログ信号に対する、デジタル
値は最上位ｂｉｔを論理的“０”と判定）。
れたアナログ信号に対するデジタル値を求める期間（ｔ
２，ｔ３の期間）は、まずｔ２の期間にトランスファー
ゲート３，６，７をＯＦＦの状態とし、トランスファー
ゲート４，５をＯＮの状態とする。またセレクタは接点
Ａ２を選択し電圧１．８７５Ｖが入力端子Ｄに印加さ
れ、端子Ｉは１．８７５Ｖとなり、ＣＡＰ４が電荷４Ｃ
を保持するため、コンパレータの入力端子Ｆの寄生容量
を０Ｆとすると、コンパレータの入力端子Ｆは５．８７
５Ｖとなる。コンパレータの入力端子Ｇの電位は入力端
子Ｅ，端子Ｊの電位が変化していないために５Ｖのまま
であり、入力端子Ｆは入力端子Ｇよりも高い電位とな
る。そのため、コンパレータの出力ＯＵＴは論理的
“Ｌ”を出力する。（アナログ信号に対する、デジタル
値は最上位ｂｉｔを論理的“０”と判定）。
【０００９】次に、ｔ３の期間ではコンパレータの出力
がｔ２の期間“Ｌ”であったために、セレクタは端子Ａ
１を選択し電圧０．６２５Ｖが入力端子Ｄに印加され、
端子Ｉは０．６２５Ｖとなり、ＣＡＰ４の電荷４Ｃを保
存するため、コンパレータの入力端子Ｆの寄生容量を０
Ｆとすると、コンパレータの入力端子Ｆは４．６２５Ｖ
となる。コンパレータの入力端子Ｇの電位は入力端子
Ｅ、端子Ｊの電位が変化しないために５Ｖのままであ
り、入力端子Ｆは入力端子Ｇよりも低い電位となる。そ
のため、コンパレータの出力ＯＵＴは論理的“Ｈ”を出
力する。（アナログ信号に対する、デジタル値は最下位
ｂｉｔを論理的“１”と判定）。以上の動作で、変換を
完了する。
がｔ２の期間“Ｌ”であったために、セレクタは端子Ａ
１を選択し電圧０．６２５Ｖが入力端子Ｄに印加され、
端子Ｉは０．６２５Ｖとなり、ＣＡＰ４の電荷４Ｃを保
存するため、コンパレータの入力端子Ｆの寄生容量を０
Ｆとすると、コンパレータの入力端子Ｆは４．６２５Ｖ
となる。コンパレータの入力端子Ｇの電位は入力端子
Ｅ、端子Ｊの電位が変化しないために５Ｖのままであ
り、入力端子Ｆは入力端子Ｇよりも低い電位となる。そ
のため、コンパレータの出力ＯＵＴは論理的“Ｈ”を出
力する。（アナログ信号に対する、デジタル値は最下位
ｂｉｔを論理的“１”と判定）。以上の動作で、変換を
完了する。
【００１０】
【発明が解決しようとする課題】この従来のＡ／Ｄ変換
器では、量子化誤差を１／２ＬＳＢとするための抵抗値
Ｒ／２を抵抗Ｒと抵抗Ｒ／２を合わせた抵抗値に対して
１／２n+1 の値で作らなければならないが全抵抗値を２
n ×Ｒ，１／２ＬＳＢを作るための抵抗値をＲ／２，１
／２ＬＳＢを作るための抵抗値のばらつきをｒとすると
ｎｂｉｔＡ／Ｄ変換の１／２ＬＳＢのばらつきはｒ／
（Ｒ／２）となるが、分解能を１ｂｉｔ高くしたときの
（ｎ＋１）ｂｉｔＡ／Ｄ変換の場合にはマスクレイアウ
ト面積が変化しないとすると、ＶＣＣとＧＮＤ間に直列
に接続された抵抗の全抵抗値はｎｂｉｔＡ／Ｄ変換時と
同じである。従って、各抵抗の抵抗値がｎｂｉｔＡ／Ｄ
変換の時の１／２の値で作らなければならなくなり、１
／２ＬＳＢを作るための抵抗値のばらつきは変わらない
とすると、１／２ＬＳＢの誤差は｛ｒ／（Ｒ／２）｝×
２となりｎｂｉｔＡ／Ｄ変換の時と比べて量子化誤差の
１／２ＬＳＢの誤差が大きくなってしまいという問題点
があった。
器では、量子化誤差を１／２ＬＳＢとするための抵抗値
Ｒ／２を抵抗Ｒと抵抗Ｒ／２を合わせた抵抗値に対して
１／２n+1 の値で作らなければならないが全抵抗値を２
n ×Ｒ，１／２ＬＳＢを作るための抵抗値をＲ／２，１
／２ＬＳＢを作るための抵抗値のばらつきをｒとすると
ｎｂｉｔＡ／Ｄ変換の１／２ＬＳＢのばらつきはｒ／
（Ｒ／２）となるが、分解能を１ｂｉｔ高くしたときの
（ｎ＋１）ｂｉｔＡ／Ｄ変換の場合にはマスクレイアウ
ト面積が変化しないとすると、ＶＣＣとＧＮＤ間に直列
に接続された抵抗の全抵抗値はｎｂｉｔＡ／Ｄ変換時と
同じである。従って、各抵抗の抵抗値がｎｂｉｔＡ／Ｄ
変換の時の１／２の値で作らなければならなくなり、１
／２ＬＳＢを作るための抵抗値のばらつきは変わらない
とすると、１／２ＬＳＢの誤差は｛ｒ／（Ｒ／２）｝×
２となりｎｂｉｔＡ／Ｄ変換の時と比べて量子化誤差の
１／２ＬＳＢの誤差が大きくなってしまいという問題点
があった。
【００１１】２ｂｉｔＡ／Ｄ変換器を例に挙げて、図５
の回路図を用いて説明する。ここでＶＣＣ＝５Ｖ，Ｒ＝
１００Ω，２Ｒ／２＝５０Ω，Ｒ／２の抵抗値の誤差ｒ
＝１Ωとすると、１／２ＬＳＢの誤差は最大１／２ＬＳ
Ｂ＋１／１００ＬＳＢとなるが、４ｂｉｔＡ／Ｄ変換時
にはＲ＝２５Ω，Ｒ／２＝１２．５Ω、としてマスクレ
イアウト面積が２ｂｉｔＡ／Ｄ変換器時と同じにすると
１／２ＬＳＢの誤差は最大１／２ＬＳＢ＋１／２５ＬＳ
Ｂとなり２ｂｉｔＡ／Ｄ変換時と比べて量子化誤差の１
／２ＬＳＢの誤差が大きくなってしまうという問題点が
あった。
の回路図を用いて説明する。ここでＶＣＣ＝５Ｖ，Ｒ＝
１００Ω，２Ｒ／２＝５０Ω，Ｒ／２の抵抗値の誤差ｒ
＝１Ωとすると、１／２ＬＳＢの誤差は最大１／２ＬＳ
Ｂ＋１／１００ＬＳＢとなるが、４ｂｉｔＡ／Ｄ変換時
にはＲ＝２５Ω，Ｒ／２＝１２．５Ω、としてマスクレ
イアウト面積が２ｂｉｔＡ／Ｄ変換器時と同じにすると
１／２ＬＳＢの誤差は最大１／２ＬＳＢ＋１／２５ＬＳ
Ｂとなり２ｂｉｔＡ／Ｄ変換時と比べて量子化誤差の１
／２ＬＳＢの誤差が大きくなってしまうという問題点が
あった。
【００１２】
【課題を解決するための手段】第１の入力端子を入力と
する第１のトランスファーゲートの出力と第２の入力端
子を入力とする第２のトランスファーゲートの出力と
を、第１の端子へ接続する。第１の端子は第１のコンデ
ンサへ接続され、第１の端子が接続する第１のコンデン
サの逆性に接続される第２の端子がコンパレータの第１
の入力端子へ接続される。
する第１のトランスファーゲートの出力と第２の入力端
子を入力とする第２のトランスファーゲートの出力と
を、第１の端子へ接続する。第１の端子は第１のコンデ
ンサへ接続され、第１の端子が接続する第１のコンデン
サの逆性に接続される第２の端子がコンパレータの第１
の入力端子へ接続される。
【００１３】第３の入力端子を入力とする第３のトラン
スファーゲートの出力と第４の入力端子を入力とする第
４のトランスファーゲートの出力とを、第３の端子へ接
続する。第３の端子は第２のコンデンサへ接続され、第
３の端子が接続する第２のコンデンサの逆性に接続され
る第４の端子が前記コンパレータの第１の入力端子へ接
続される。
スファーゲートの出力と第４の入力端子を入力とする第
４のトランスファーゲートの出力とを、第３の端子へ接
続する。第３の端子は第２のコンデンサへ接続され、第
３の端子が接続する第２のコンデンサの逆性に接続され
る第４の端子が前記コンパレータの第１の入力端子へ接
続される。
【００１４】ＶＣＣとＧＮＤの間に２つの抵抗をシリア
ルに接続し、２つの抵抗の接続点を入力とする第５のト
ランスファーゲートの出力は第５の端子へ接続する。第
５の端子は第３のコンデンサへ接続され第５の端子が接
続する第３のコンデンサの逆性に接続される第６の端子
が前記コンパレータの第２の端子へ接続される。
ルに接続し、２つの抵抗の接続点を入力とする第５のト
ランスファーゲートの出力は第５の端子へ接続する。第
５の端子は第３のコンデンサへ接続され第５の端子が接
続する第３のコンデンサの逆性に接続される第６の端子
が前記コンパレータの第２の端子へ接続される。
【００１５】ＶＣＣへ接続する第６のトランスファーゲ
ートと第６のトランスファーゲートの出力は前記コンパ
レータの第１の入力端子へ接続される。又、ＶＣＣへ接
続する第７のトランスファーゲートと第７のトランスフ
ァーゲートの出力は前記コンパレータの第２の入力端子
へ接続されることを備えている。
ートと第６のトランスファーゲートの出力は前記コンパ
レータの第１の入力端子へ接続される。又、ＶＣＣへ接
続する第７のトランスファーゲートと第７のトランスフ
ァーゲートの出力は前記コンパレータの第２の入力端子
へ接続されることを備えている。
【００１６】
【実施例】図１は本発明のｎｂｉｔＡ／Ｄ変換器の一実
施例であり、入力端子Ａを入力とするトランスファーゲ
ート１の出力と入力端子Ｂを入力とするトランスファー
ゲート２の出力とを、端子Ｈへ接続する。端子Ｈはコン
デンサＣＡＰ１へ接続され、端子Ｈが接続するコンデン
サＣＡＰ１の逆性に接続される端子がコンパレータの入
力端子Ｆへ接続される。
施例であり、入力端子Ａを入力とするトランスファーゲ
ート１の出力と入力端子Ｂを入力とするトランスファー
ゲート２の出力とを、端子Ｈへ接続する。端子Ｈはコン
デンサＣＡＰ１へ接続され、端子Ｈが接続するコンデン
サＣＡＰ１の逆性に接続される端子がコンパレータの入
力端子Ｆへ接続される。
【００１７】入力端子Ｃを入力とするトランスファーゲ
ート３の出力と入力端子Ｄを入力とするトランスファー
ゲート４の出力とを、端子Ｉへ接続する。端子Ｉはコン
デンサＣＡＰ２へ接続され、端子Ｉが接続するコンデン
サＣＡＰ２の逆性に接続される端子がコンパレータの入
力端子Ｆへ接続される。
ート３の出力と入力端子Ｄを入力とするトランスファー
ゲート４の出力とを、端子Ｉへ接続する。端子Ｉはコン
デンサＣＡＰ２へ接続され、端子Ｉが接続するコンデン
サＣＡＰ２の逆性に接続される端子がコンパレータの入
力端子Ｆへ接続される。
【００１８】ＶＣＣとＧＮＤの間に２つの抵抗Ｒ′をシ
リアルに接続し、２つの抵抗Ｒ′の接続点を入力とする
トランスファーゲート５の出力は端子Ｊへ接続する。端
子ＪはコンデンサＣＡＰ３へ接続され端子Ｊが接続する
コンデンサＣＡＰ３の逆性に接続される端子が前記コン
パレータの端子Ｇへ接続される。
リアルに接続し、２つの抵抗Ｒ′の接続点を入力とする
トランスファーゲート５の出力は端子Ｊへ接続する。端
子ＪはコンデンサＣＡＰ３へ接続され端子Ｊが接続する
コンデンサＣＡＰ３の逆性に接続される端子が前記コン
パレータの端子Ｇへ接続される。
【００１９】ＶＣＣへ接続するトランスファーゲート６
とトランスファーゲート６の出力は前記コンパレータの
入力端子Ｇへ接続される。又、ＶＣＣへ接続するトラン
スファーゲート７とトランスファーゲート７の出力は前
記コンパレータの入力端子Ｆへ接続される。又、抵抗値
Ｒの抵抗を２n 個直列に接続し、この直列に接続された
抵抗の両端にＶＣＣとＧＮＤを接続する。又、各抵抗の
接続点の電圧は｛（ＶＣＣ／２n ）×１｝（ＧＮＤに近
い接続点を１＝１とすると＝１，２，…，２n-1 ）とな
り、これらの電圧はコンパレータの出力により制御され
るセレクタを介して入力端子Ｄへ印加される。又、ＶＡ
を入力端子Ｃへ印加する構成となっている。
とトランスファーゲート６の出力は前記コンパレータの
入力端子Ｇへ接続される。又、ＶＣＣへ接続するトラン
スファーゲート７とトランスファーゲート７の出力は前
記コンパレータの入力端子Ｆへ接続される。又、抵抗値
Ｒの抵抗を２n 個直列に接続し、この直列に接続された
抵抗の両端にＶＣＣとＧＮＤを接続する。又、各抵抗の
接続点の電圧は｛（ＶＣＣ／２n ）×１｝（ＧＮＤに近
い接続点を１＝１とすると＝１，２，…，２n-1 ）とな
り、これらの電圧はコンパレータの出力により制御され
るセレクタを介して入力端子Ｄへ印加される。又、ＶＡ
を入力端子Ｃへ印加する構成となっている。
【００２０】次に、図１のＡ／Ｄ変換器の一例である分
解能２ｂｉｔの逐次比較型のＡ／Ｄ変換器の構成を図２
に示す。コンパレータ部の端子ＣにＶＡを印加し、ＶＣ
ＣとＧＮＤ間に直列につながれた抵抗の接点の電圧が、
Ａ１＝ＶＣＣ／４，Ａ２＝（ＶＣＣ／４）×２，Ａ３＝
（ＶＣＣ／４）×３、となりセレクタはコンパレータの
出力によってＡ１，Ａ２，Ａ３のいずれかの電圧をコン
パレータの端子Ｄに印加する。
解能２ｂｉｔの逐次比較型のＡ／Ｄ変換器の構成を図２
に示す。コンパレータ部の端子ＣにＶＡを印加し、ＶＣ
ＣとＧＮＤ間に直列につながれた抵抗の接点の電圧が、
Ａ１＝ＶＣＣ／４，Ａ２＝（ＶＣＣ／４）×２，Ａ３＝
（ＶＣＣ／４）×３、となりセレクタはコンパレータの
出力によってＡ１，Ａ２，Ａ３のいずれかの電圧をコン
パレータの端子Ｄに印加する。
【００２１】次に、図２の分解能２ｂｉｔの逐次比較型
のＡ／Ｄ変換器の動作を図３の動作タイミングを用いて
説明する。
のＡ／Ｄ変換器の動作を図３の動作タイミングを用いて
説明する。
【００２２】（１）サンプリング期間中（ｔ１の期間）
は、トランスファーゲート１，３，５，６，７をＯＮの
状態とし、トランスファーゲート２，４はＯＦＦの状態
とする。入力端子Ｃからアナログ入力電圧ＶＡが印加さ
れ端子Ｉの電位はＶＡとなり、入力端子Ｅから電圧ＶＣ
Ｃ／２が印加され端子Ｊの電位はＶＣＣ／２となり、コ
ンパレータの入力端子Ｆ，ＧはＶＣＣにプリチャージさ
れる。また、入力端子Ａから電圧Ｖ１を印加する事によ
って端子ＨはＶ１となる。ここで、ＶＣＣ＝５Ｖ，ＶＡ
＝１Ｖ，Ｖ１＝２．５Ｖとし、容量ＣＡＰ１容量を１Ｆ
とし、ＣＡＰ２の容量を２Ｆとし、ＣＡＰ３の容量値を
３Ｆとすると、容量ＣＡＰ１の電荷は２．５Ｃとなり、
容量ＣＡＰ２の電荷は８Ｃとなり、容量ＣＡＰ３の電荷
は７．５Ｃとなる。
は、トランスファーゲート１，３，５，６，７をＯＮの
状態とし、トランスファーゲート２，４はＯＦＦの状態
とする。入力端子Ｃからアナログ入力電圧ＶＡが印加さ
れ端子Ｉの電位はＶＡとなり、入力端子Ｅから電圧ＶＣ
Ｃ／２が印加され端子Ｊの電位はＶＣＣ／２となり、コ
ンパレータの入力端子Ｆ，ＧはＶＣＣにプリチャージさ
れる。また、入力端子Ａから電圧Ｖ１を印加する事によ
って端子ＨはＶ１となる。ここで、ＶＣＣ＝５Ｖ，ＶＡ
＝１Ｖ，Ｖ１＝２．５Ｖとし、容量ＣＡＰ１容量を１Ｆ
とし、ＣＡＰ２の容量を２Ｆとし、ＣＡＰ３の容量値を
３Ｆとすると、容量ＣＡＰ１の電荷は２．５Ｃとなり、
容量ＣＡＰ２の電荷は８Ｃとなり、容量ＣＡＰ３の電荷
は７．５Ｃとなる。
【００２３】（２）サンプリング期間（ｔ１）に入力さ
れたアナログ信号に対するデジタル値を求める期間（ｔ
２，ｔ３の期間）は、まずｔ２の期間にトランスファー
ゲート１，３，６，７をＯＦＦの状態とし、トランスフ
ァーゲート２，４，５をＯＮの状態とする。またセレク
タは接点Ａ２を選択し電圧２．５Ｖが入力端子Ｄに印加
され端子Ｉは２．５Ｖとなる。また入力端子Ｂに電圧
（Ｖ１−ΔＶ）を印加する事によって端子Ｈは（Ｖ１−
ΔＶ）となる。ここで、ΔＶ＝１．２５Ｖ（ここで、
１．２５ＶはＶＣＣ＝５Ｖでの２ｂｉｔＡ／Ｄ変換にお
いての１ＬＳＢに相当する電圧）とするとＣＡＰ１，Ｃ
ＡＰ２が保持している電荷と端子Ｈの電位が（２．５Ｖ
−１．２５Ｖ）、端子Ｉの電位が２．５Ｖ、端子Ｊの電
位が２．５Ｖという関係から、ｔ２期間中のコンパレー
タの入力端子Ｆの寄生容量を０Ｆとするとコンパレータ
の入力端子Ｆの電位は、５．８７５Ｖとなる。又、入力
端子Ｇは５Ｖが保持されているため、コンパレータの出
力ＯＵＴは論理的“Ｌ”を出力する。（アナログ信号に
対する、デジタル値は最上位ｂｉｔを論理的“０”と判
定）。
れたアナログ信号に対するデジタル値を求める期間（ｔ
２，ｔ３の期間）は、まずｔ２の期間にトランスファー
ゲート１，３，６，７をＯＦＦの状態とし、トランスフ
ァーゲート２，４，５をＯＮの状態とする。またセレク
タは接点Ａ２を選択し電圧２．５Ｖが入力端子Ｄに印加
され端子Ｉは２．５Ｖとなる。また入力端子Ｂに電圧
（Ｖ１−ΔＶ）を印加する事によって端子Ｈは（Ｖ１−
ΔＶ）となる。ここで、ΔＶ＝１．２５Ｖ（ここで、
１．２５ＶはＶＣＣ＝５Ｖでの２ｂｉｔＡ／Ｄ変換にお
いての１ＬＳＢに相当する電圧）とするとＣＡＰ１，Ｃ
ＡＰ２が保持している電荷と端子Ｈの電位が（２．５Ｖ
−１．２５Ｖ）、端子Ｉの電位が２．５Ｖ、端子Ｊの電
位が２．５Ｖという関係から、ｔ２期間中のコンパレー
タの入力端子Ｆの寄生容量を０Ｆとするとコンパレータ
の入力端子Ｆの電位は、５．８７５Ｖとなる。又、入力
端子Ｇは５Ｖが保持されているため、コンパレータの出
力ＯＵＴは論理的“Ｌ”を出力する。（アナログ信号に
対する、デジタル値は最上位ｂｉｔを論理的“０”と判
定）。
【００２４】ここで、入力端子Ｆの電位は［入力端子Ｆ
の電位］＝（［ｔ２期間の端子Ｉの電位］−［ｔ１期間
の端子Ｉの電位］）＋｛（［ｔ２期間の端子Ｈの電位］
−［ｔ１期間の端子Ｈの電位］）×［ＣＡＰ１の容量
値］／［ＣＡＰ２の容量値］｝＋［ｔ１期間の端子Ｆの
電位］＝（２．５Ｖ−１Ｖ）＋（１．２５Ｖ−２．５
Ｖ）×１／２＋５Ｖ＝５．８７５Ｖとして求めた。
の電位］＝（［ｔ２期間の端子Ｉの電位］−［ｔ１期間
の端子Ｉの電位］）＋｛（［ｔ２期間の端子Ｈの電位］
−［ｔ１期間の端子Ｈの電位］）×［ＣＡＰ１の容量
値］／［ＣＡＰ２の容量値］｝＋［ｔ１期間の端子Ｆの
電位］＝（２．５Ｖ−１Ｖ）＋（１．２５Ｖ−２．５
Ｖ）×１／２＋５Ｖ＝５．８７５Ｖとして求めた。
【００２５】又、入力端子Ｆの電位の式の“（［ｔ２期
間の端子Ｈの電位］−［ｔ１期間の端子Ｈの電位］）×
［ＣＡＰ１の容量値］／［ＣＡＰ２の容量値］＝｛（Ｖ
１−ΔＶ）−Ｖ１｝×１Ｆ／２Ｆ”は２ｂｉｔＡ／Ｄ変
換器の１／２ＬＳＢの値である。すなわち、従来のよう
に抵抗を用いて１／２ＬＳＢを作り出すのでは無く、本
発明はΔＶ及びＣＡＰ１とＣＡＰ２の容量値の比で１／
２ＬＳＢを作り出している。又、マスク上でＣＡＰ１と
ＣＡＰ２を近傍に作成することが出来るためＣＡＰ１／
ＣＡＰ２の比が変化しないようにする事が出来る。
間の端子Ｈの電位］−［ｔ１期間の端子Ｈの電位］）×
［ＣＡＰ１の容量値］／［ＣＡＰ２の容量値］＝｛（Ｖ
１−ΔＶ）−Ｖ１｝×１Ｆ／２Ｆ”は２ｂｉｔＡ／Ｄ変
換器の１／２ＬＳＢの値である。すなわち、従来のよう
に抵抗を用いて１／２ＬＳＢを作り出すのでは無く、本
発明はΔＶ及びＣＡＰ１とＣＡＰ２の容量値の比で１／
２ＬＳＢを作り出している。又、マスク上でＣＡＰ１と
ＣＡＰ２を近傍に作成することが出来るためＣＡＰ１／
ＣＡＰ２の比が変化しないようにする事が出来る。
【００２６】次に、ｔ３の期間ではトランスファーゲー
ト１，３，６，７はＯＦＦの状態で、トランスファーゲ
ート２，４，５がＯＮの状態のままであるが、コンパレ
ータの出力がｔ２の期間“Ｌ”であったために、セレク
タは端子Ａ１を選択し電圧１．２５Ｖが入力端子Ｄに印
加され、端子Ｉは１．２５Ｖとなり、ｔ２期間のＣＡＰ
１，ＣＡＰ２の保持している電荷と端子Ｈの電位が
（２．５Ｖ−１．２５Ｖ）、端子Ｉの電位が１．２５
Ｖ、端子Ｊの電位が２．５Ｖという関係からｔ３期間中
のコンパレータの入力端子Ｆの寄生容量を０Ｆとすると
コンパレータの入力端子Ｆの電位は、（［ｔ３期間の端
子Ｉの電位］−［ｔ２期間の端子Ｉの電位］）＋［ｔ２
期間の端子Ｆの電位］＝（１．２５Ｖ−２．５Ｖ）＋
５．８７５Ｖ＝４．６２５Ｖとなる。また、入力端子Ｇ
は、５Ｖが保持されているためにコンパレータの出力Ｏ
ＵＴは論理的“Ｈ”を出力する。（アナログ信号に対す
る、デジタル値は最下位ｂｉｔを論理的“１”と判
定）。
ト１，３，６，７はＯＦＦの状態で、トランスファーゲ
ート２，４，５がＯＮの状態のままであるが、コンパレ
ータの出力がｔ２の期間“Ｌ”であったために、セレク
タは端子Ａ１を選択し電圧１．２５Ｖが入力端子Ｄに印
加され、端子Ｉは１．２５Ｖとなり、ｔ２期間のＣＡＰ
１，ＣＡＰ２の保持している電荷と端子Ｈの電位が
（２．５Ｖ−１．２５Ｖ）、端子Ｉの電位が１．２５
Ｖ、端子Ｊの電位が２．５Ｖという関係からｔ３期間中
のコンパレータの入力端子Ｆの寄生容量を０Ｆとすると
コンパレータの入力端子Ｆの電位は、（［ｔ３期間の端
子Ｉの電位］−［ｔ２期間の端子Ｉの電位］）＋［ｔ２
期間の端子Ｆの電位］＝（１．２５Ｖ−２．５Ｖ）＋
５．８７５Ｖ＝４．６２５Ｖとなる。また、入力端子Ｇ
は、５Ｖが保持されているためにコンパレータの出力Ｏ
ＵＴは論理的“Ｈ”を出力する。（アナログ信号に対す
る、デジタル値は最下位ｂｉｔを論理的“１”と判
定）。
【００２７】
【発明の効果】以上のようにこの発明は量子化誤差の１
／２ＬＳＢ（ＶＣＣ／２n+1 ）を、容量ＣＡＰ１，ＣＡ
Ｐ２の容量値の比と電位差ΔＶとの積を用いて作り出す
が、容量ＣＡＰ１，ＣＡＰ２をマスクレイアウト上で近
傍に作成することによりこの２つの容量の比を一定に保
つことが出来るために、量子化誤差を最小になるように
保証することが出来る。
／２ＬＳＢ（ＶＣＣ／２n+1 ）を、容量ＣＡＰ１，ＣＡ
Ｐ２の容量値の比と電位差ΔＶとの積を用いて作り出す
が、容量ＣＡＰ１，ＣＡＰ２をマスクレイアウト上で近
傍に作成することによりこの２つの容量の比を一定に保
つことが出来るために、量子化誤差を最小になるように
保証することが出来る。
【図１】本発明の実施例のＡ／Ｄ変換器の構成図
【図２】図１を用いた２ｂｉｔ逐次比較変換方式のＡ／
Ｄ変換器の構成図
Ｄ変換器の構成図
【図３】図２に示した構成図の動作タイミング図
【図４】従来例のＡ／Ｄ変換器の構成図
【図５】図４を用いた２ｂｉｔ逐次比較変換方式のＡ／
Ｄ変換器の構成図
Ｄ変換器の構成図
【図６】図５に示した構成図の動作タイミング図
【符号の説明】 １〜７ トランスファーゲート Ａ〜Ｅ 入力端子 Ｆ〜Ｊ 端子 ＣＡＰ１〜５ 容量 Ｒ，Ｒ′ 抵抗 Ａ１〜３ 電源電圧分割点 ＶＣＣ 電源 ＧＮＤ 接地
Claims (1)
- 【請求項１】 第１の入力端子を入力とする第１のトラ
ンスファーゲートと、第２の入力端子を入力とする第２
のトランスファーゲートと、前記第１及び第２のトラン
スファーゲートの出力が接続される第１の端子は第１の
コンデンサへ接続され、前記第１の端子が接続する第１
のコンデンサの逆性に接続される第２の端子がコンパレ
ータの第１の入力端子へ接続され、第３の入力端子を入
力とする第３のトランスファーゲートの出力と第４の入
力端子を入力とする第４のトランスファーゲートの出力
とを第３の端子へ接続され、第３の端子は第２のコンデ
ンサへ接続され、第３の端子が接続する第２のコンデン
サの逆性に接続される第４の端子が前記コンパレータの
第１の入力端子へ接続され、電源と接地の間に２つの抵
抗をシリアルに接続し、２つの抵抗の接続点を入力とす
る第５のトランスファーゲートの出力は第５の端子へ接
続し、第５の端子は第３のコンデンサへ接続され、第５
の端子が接続する第３のコンデンサの逆性に接続される
第６の端子が前記コンパレータの第２の端子へ接続さ
れ、前記電源へ接続する第６のトランスファーゲートと
第６のトランスファーゲートの出力は前記コンパレータ
の第１の入力端子へ接続され、前記電源へ接続する第７
のトランスファーゲートと第７のトランスファーゲート
の出力は前記コンパレータの第２の入力端子へ接続され
ることを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP811992A JP2919148B2 (ja) | 1992-01-21 | 1992-01-21 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP811992A JP2919148B2 (ja) | 1992-01-21 | 1992-01-21 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05199117A true JPH05199117A (ja) | 1993-08-06 |
| JP2919148B2 JP2919148B2 (ja) | 1999-07-12 |
Family
ID=11684402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP811992A Expired - Fee Related JP2919148B2 (ja) | 1992-01-21 | 1992-01-21 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919148B2 (ja) |
-
1992
- 1992-01-21 JP JP811992A patent/JP2919148B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2919148B2 (ja) | 1999-07-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990323 |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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