JPH0519766A

JPH0519766A - 電子楽器の補間回路

Info

Publication number: JPH0519766A
Application number: JP3171010A
Authority: JP
Inventors: Hiroyuki Endo; 弘之遠藤
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1991-07-11
Filing date: 1991-07-11
Publication date: 1993-01-29

Abstract

(57)【要約】（修正有）【目的】ハウス設置時に、ハウス本体と補助ハウスの床
板を簡単な構造および操作により面一状態となして床部
の段差をなくし、床面を有効に使用できるとともに補助
ハウスの引き出し、収納操作を容易かつ迅速に行い得る
よえにしたことを目的とする。【構成】一側に開口部２を有し、かつ内部に床板３を
有するハウス本体１と、このハウス本体１の開口部２に
対して挿出入自在に配設した補助ハウス４とよりなり、
しかもこの補助ハウス４内に床板５を上下動自在に配設
し、前記ハウス本体１内に補助ハウス４を収納する際、
この補助ハウス４内の床板５を上方に上昇させた状態で
収納し、前記補助ハウス４をハウス本体１から引き出し
た状態においては前記上昇状態の床板５を下降せしめ
て、前記ハウス本体の床板３と略面一状態に維持せしめ
るようにしたことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、楽音を表わす信号波形
を所定のサンプリング間隔でサンプリングすることによ
り得られた多数の波形データが記憶された波形メモリか
ら該波形データを読み出して、該波形データに基づいて
該波形メモリに記憶されていない波形データを補間演算
によって求める電子楽器の補間回路に関する。

【０００２】

【従来の技術】楽音を表わす信号波形を、予め所定のサ
ンプリング間隔でサンプリングして多数の波形データを
得てこの多数の波形データを波形メモリに記憶してお
き、楽音を発生させる際に波形メモリから波形データを
読み出す技術は従来公知である。このような技術におい
ては、例えば’ド’，’レ’，’ミ’，…，’ド’，’
レ’…等の全ての音高の楽音をそのまま波形メモリに記
憶するようにすると厖大な記憶容量をもった波形メモリ
が必要となるため、例えば’ド’に対応する音高の楽音
に対応する波形データのみを記憶しておいて、ピッチ
（周波数）の異なる例えば’レ’，’ミ’等の楽音は記
憶された波形データから生成することが行われている。

【０００３】このような、発生する楽音のピッチ（周波
数）を制御する方式には、いわゆる可変サンプルレート
方式と固定サンプルレート方式とがある。可変サンプル
レート方式は、波形メモリに記憶された波形データを読
み出す速度を変化させることにより周波数（音高）を変
化させる方式であるが、基本クロックと同期した速度で
読み出して処理することができないためディジタル処理
には不向きであり、近年では固定サンプルレート方式が
主流を占めている。

【０００４】この固定サンプルレート方式は、楽音とし
て再生される際のサンプリング間隔が基本クロックと同
期した一定間隔となるように、波形メモリに記憶された
波形データを読み出して補間演算によりこの波形データ
にはない途中の波形データを演算により求めるようにし
た方式である（例えば特開昭６２−１１５１９４号公報
参照）。以下この固定サンプルレート方式についてさら
に説明する。

【０００５】図１１は、楽音を表わす信号波形の一部を
表わした図であり、横軸（時間軸）方向に整数０，１，
２，…を付した各時刻に対応する波形データＷ０，Ｗ
１，Ｗ２…があらかじめサンプリングされて波形メモリ
（図示せず）に記憶されているものとし、ここでは０．
２５間隔の各時刻の波形データを８点補間により求める
ものとする。

【０００６】また図１２は、ＦＩＲ係数を表わした図で
ある。ここでこのＦＩＲ係数について説明する。図１１
に示すような一定のサンプリング時間間隔毎にサンプリ
ングされた離散的な信号からもとの連続波形を再現する
には、サンプリング周波数の１／２のカットオフ周波数
をもつローパスフィルタを通過させればよい。周波数空
間上でサンプリング周波数の１／２の周波数以下の周波
数の信号を通過させるとともに該１／２の周波数以上の
周波数をカットする演算と等価な演算を実空間上で行う
ためのＦＩＲ型のディジタル・ローパスフィルタの係数
が上記ＦＩＲ係数である。

【０００７】ここで例えば、図１１に示す、時間軸（横
軸）上で３．７５，４，４．２５に対応する波形データ
Ｐ４、Ｐ５、Ｐ６を求める際は、それぞれ３．７５，
４，４．２５の位置に図１２のグラフの中心０を重ねた
と考えて図１１に示す波形データＷ０，Ｗ１，…を重み
づけて加算することにより求められる。すなわち、波形
データはＰ４，Ｐ５，Ｐ６は、それぞれＰ４＝Ｗ０・ｆ１＋Ｗ１・ｆ５＋Ｗ２・ｆ９＋Ｗ３・ｆ１３＋Ｗ４・ｆ１７＋Ｗ５・ｆ２１＋Ｗ６・ｆ２５＋Ｗ７・ｆ２９ …（１）Ｐ５＝Ｗ１・ｆ４＋Ｗ２・ｆ８＋Ｗ３・ｆ１２＋Ｗ４・ｆ１６＋Ｗ５・ｆ２０＋Ｗ６・ｆ２４＋Ｗ７・ｆ２８＋Ｗ８・ｆ３２ …（２）Ｐ６＝Ｗ１・ｆ３＋Ｗ２・ｆ７＋Ｗ３・ｆ１１＋Ｗ４・ｆ１５＋Ｗ５・ｆ１９＋Ｗ６・ｆ２３＋Ｗ７・ｆ２７＋Ｗ８・ｆ３１ …（３）の各演算により求められる。

【０００８】このようにして波形メモリに記憶された波
形データを読み出して、この波形データに基づいて補間
演算により新たな波形データを求め、この求めた波形デ
ータを基本クロックと同期するようにして発音すること
により音高（周波数）の異なる楽音を発生させることが
できる。

【０００９】

【発明が解決しようとする課題】ここで上記（１），
（２），（３）式は、波形メモリに記憶された８つの波
形データを用いて各補間演算を行う例であるが、さらに
多数の波形データを用いてより高精度の補間演算を行う
ことが好ましい。また、例えばピアノのように同時にい
くつもの楽音を発音することのできるポリフォニック音
源の場合、上記のような補間演算を行って楽音を同時に
発生することのできるチャンネルの数を多数用意してお
くことが望ましい。

【００１０】ところが、上記のような補間演算を行うに
あたってはあらかじめサンプリングされた多数の波形デ
ータを記憶しておく必要があり、したがってこの波形デ
ータを記憶しておくためのかなり大容量の、例えばＲＯ
Ｍ等の波形メモリが必要となるが、このようなメモリは
アクセスタイムが長く、このアクセスタイムがネックと
なって補間の精度を向上させることや上記チャンネルの
数を増やすことができないという問題がある。

【００１１】例えば、上記の例のように、１つの波形振
幅値を補間により求めるのに８つの波形データを用いる
場合、メモリのアクセスタイムが例えば２００ｎ秒であ
れば、１回の補間演算を行うには、２００ｎ秒×８＝１
６００ｎ秒＝１．６μ秒の時間が必要となる。各波形振
幅値のサンプリング周波数を３２ＫＨｚとすると、サン
プリング周期は約３０μ秒となる。従って、１サンプリ
ング周期の間に補間によって発生させることができる楽
音の数（チャンネル数）は、３０÷１．６＝１８〜１９
となる。ここで各補間演算の際に例えば１６個の波形デ
ータを用いることとするとチャンネル数はこの半分とな
ってしまい、さらにチャンネル数を増やすことが望まれ
ている。

【００１２】この問題を解決するために、例えば上記
（１）〜（３）式を比較すると、（１）式ではＷ０〜Ｗ
７の８つの波形データが用いられ、（２）式、（３）式
ではＷ１〜Ｗ８の８つの波形データが用いられていてそ
の用いられる波形データのほとんどは直前の補間演算で
用いられた波形データである。このことに鑑み、波形メ
モリよりもアクセスタイムの短かい、例えばＲＡＭ等の
第二のメモリを用意し、波形メモリから読み出した波形
データを第二のメモリに転送し、次の補間演算で同じ波
形データを用いる場合はその波形データを波形メモリか
ら読み出すことに代え第二のメモリから読み出すように
することが提案されている（特開平３−６９０００号公
報参照）。この方法を採用することにより、波形メモリ
のアクセスタイムが長いことに起因する、より高精度の
補間演算を行ったりチャンネル数を増加させたりする際
の障害が一部緩和される。

【００１３】しかし、上記特開平３−６９０００号公報
に記載された方式では、それ以前の場合と同様に波形デ
ータの読み出しと補間演算とが固定されたタイミングで
行われているため、高精度の補間演算やチャンネル数の
増加に対する寄与が期待するほど大きくないという問題
があり、さらにチャンネルの増加を図る必要がある。本
発明は、上記事情に鑑み、チャンネル数をさらに増やす
ことのできる電子楽器の補間回路を提供するこを目的と
する。

【００１４】また上記の問題とは別に、波形データの読
み出しと補間演算とを固定したタイミングで行うと、例
えばある楽音を従来よりも高速のＲＯＭ（波形メモリ）
に記録してこのＲＯＭをオプションとして提供しても、
このＲＯＭが高速であるという長所を何ら生かすことが
できず、複数の波形メモリのうち最もアクセスタイムの
長い波形メモリにそのタイミングを合わせなければなら
ないという問題点もある。

【００１５】本発明は、この問題点を解決し、種々の波
形メモリが混在したときに、各種の波形メモリの特性を
それぞれ最大限に生かすことのできる電子楽器の補間回
路を提供することも目的の一つとするものである。

【００１６】

【課題を解決するための手段】図１は、本発明の電子楽
器の補間回路を表わすブロック図である。第一のメモリ
１には、楽音を表わす信号波形を所定の第一のサンプリ
ング間隔でサンプリングすることにより得られた多数の
波形データが記憶されている。この第一のメモリ１は、
単一のメモリである必要はなく、例えばピアノの楽音が
記憶されたメモリとバイオリンの楽音が記憶されたメモ
リ等複数のメモリで構成されていてもよく、この複数の
メモリアクセスタイム、一度にアクセスされるビット長
（データバス幅）等が異なっていてもよい。

【００１７】また、第二のメモリ２は、読み書きが可能
な、上記第一のメモリ１よりもアクセスタイムの短い、
例えばＲＡＭ等のメモリである。また補間演算回路３
は、補間演算により、波形データに基づいて所定の第二
のサンプリング間隔でサンプリングされた波形データに
相当する波形データを求める回路である。

【００１８】この補間回路には第一の制御回路が備えら
れており、この第一の制御回路４により、第一のメモリ
１に記憶された波形データが読み出され、第二のメモリ
２に順次転送される。また、この補間回路には第二の制
御回路５も備えれらており、この第二の制御回路５によ
り第二のメモリ２に書き込まれた波形メモリが読み出さ
れて補間演算回路３に送られる。

【００１９】ここで、上記第一の制御回路４と第二の制
御回路５は、互いに独立したタインミングで動作すると
ともに、（１）第二のメモリへの波形データの読み書
きが互いに競合しないこと、および（２）第二のメモ
リ２からの波形データの読出しよりも第一のメモリ１か
ら第二のメモリ２への波形データの転送の方を先行させ
ること、の２つの点では互いにリンクされている。

【００２０】

【作用】第一のメモリ（波形メモリ）１と補間演算回路
３との間にアクセスタイムの早い第二のメモリ２を介在
させた点は、前述した特開平３−６９０００号公報に記
載された改良に係る点であるが、本発明の電子楽器の補
間回路は、これに加え、基本的に互いに独立したタイミ
ングで動作する、第一のメモリ１から第二のメモリ２へ
の波形データの転送を担う第一の制御回路４と、第二の
メモリ２から波形データを読み出して補間演算回路３へ
送る第二の制御回路５とを備えたものであり、これによ
り、少しのあき時間も有効に活用して、波形データを第
一のメモリから第二のメモリへ転送することができ、ま
た、第二の制御回路側では、第一のメモリ１のアクセス
タイムの長さを考慮することなく第二のメモリ２から補
間演算回路３に補間演算に必要な波形データが転送さ
れ、これにより第一のメモリのアクセスタイムが長いと
いう欠点が最大限に補われ、高精度の補間演算を行うこ
とやチャンネル数を従来より一層増やすことが可能とな
る。

【００２１】また、上記第一の制御回路４と第二の制御
回路５が基本的に互いに独立したタイミングで動作する
ものであることから、第一のメモリ１として互いにアク
セスタイムの異なる複数のメモリを備え、第一の制御回
路４を、該各メモリのアクセスタイムに応じたタイミン
グで該各メモリに記憶された前記波形データを該各メモ
リから読み出すように構成することもでき、また、第一
のメモリ１として互いにデータバス幅の異なる複数のメ
モリを備え、第一の制御回路４を、該各メモリのデータ
バス幅に応じて該各メモリに記憶された前記波形データ
を１ワードずつもしくは複数ワードずつ読み出すように
構成することもでき、さらに第一のメモリ１として、チ
ップセレクトと読み出しタイミングとが独立に指示され
る複数のメモリ（以下、インターリーブメモリと呼ぶ）
を備え、第一の制御回路４を、これらの複数のメモリを
互いに同時にチップセレクトするとともにこれら複数の
メモリに記憶された前記波形データを互いに相前後して
読み出すように構成することもでき、このように互いに
異なる性能を備えた複数のメモリのそれぞれの長所を最
大限に引き出して効率的な波形メモリの転送を行うこと
ができる。

【００２２】

【実施例】以下、本発明の実施例について説明する。図
２は、本発明の電子楽器の補間回路の一実施例を表わす
ブロック図である。本実施例では、波形メモリ（本発明
にいう第一のメモリ）として３つのＲＯＭ１１，１２，
１３が備えられている。ここでＲＯＭ１１は、１回のア
クセスで２ワードのデータを出力する２ワードメモリで
あり、ＲＯＭ１２，１３は互いにアクセスタイムの異な
る、１回のアクセスで１ワードのデータを出力する１ワ
ードメモリである。

【００２３】このＲＯＭ１１，１２，１３からの波形デ
ータの読み出し制御は、ＲＯＭ制御回路１４によって行
われる。このＲＯＭ制御回路１４は、ＣＰＵ１５から送
信されてきた信号に応じてＲＯＭ１１，１２，１３のア
ドレス入力端子１１ａ，１２ａ，１３ａにアドレス信号
ＡＤを送るとともにＲＯＭ１１，１２，１３のチップセ
レクト端子１１ｂ，１２ｂ，１３ｂのいずれかにチップ
セレクト信号ＣＳ１，ＣＳ２，又はＣＳ３を送る。

【００２４】ここではＲＯＭ１１にチップセレクトＣＳ
１が送られたものとする。このときＲＯＭ１１からは所
定のアクセスタイムの後２ワードの波形データＷＤ１，
ＷＤ２が読み出され、それぞれデータラッチ回路１６，
１７に入力される。ＣＰＵ１５には、この補間回路に備
えられた各波形メモリ（ＲＯＭ１１，１２，１３）がど
のようなデータバス幅（１ワード長，２ワード長等）で
あって、どれだけのアクセスタイムを有するメモリであ
るかという情報があらかじめ入力されており、初期設定
時にこの情報がＲＯＭ制御回路１４に入力されてデータ
ラッチ回路１６，１７に送るラッチ信号ＤＬ１，ＤＬ２
の送出のタイミングやスイッチ切換信号ＳＷによるスイ
ッチ１８の切換方向等が定められる。ここではＲＯＭ１
１から２ワードの波形データＷＤ１，ＷＤ２が読み出さ
れてこのＲＯＭ１１のアクセスタイムに応じたタイミン
グでデータラッチ信号ＤＬ１，ＤＬ２が出力され、スイ
ッチ切換信号ＳＷによりスイッチ１８が順次データラッ
チ回路１６側、データラッチ回路１７側に切替えられて
波形データＷＤ１，ＷＤ２が順次リングバッファ２０を
構成するＲＡＭ２１に入力される。

【００２５】リングバッファ２０を構成するキャッシュ
コントローラ２２は、ＲＡＭ２１への書き込み、ＲＡＭ
２１からの読み出しを制御する回路であり、ＲＡＭ２１
の、次に入力される波形データを書き込むべきアドレス
を指示するライトポインタＷＰとＲＡＭ２１の、次に読
み出される波形データが記録されたアドレスを指示する
リードポインタＲＰを備えている。波形データＷＤ１，
ＷＤのＲＡＭ２１への入力の際は、キャシュコントロー
ラ２２が、ＲＯＭ制御回路１４から指示されたタイミン
グでライトコントロール信号ＷＰＣを出力し、この信号
ＷＰＣによりライトポインタＷＰの指示するアドレスに
上記波形データＷＤ１が書き込まれ、次にライトポイン
タＷＰがインクリメントされスイッチ１８の切換と同期
して再度ライトコントロール信号ＷＰＣが出力されて今
度は波形データＷＤ２が書き込まれる。尚、ここではＲ
ＯＭ１１から波形データＷＤ１，ＷＤ２が読み出される
ものとして説明したが、ＲＯＭ１２，ＲＯＭ１３から波
形データが読み出される場合も同様であり、ＲＯＭ制御
回路１４からアドレス信号ＡＤが出力されるとともにチ
ップセレクト信号ＣＳ２又はＣＳ３が出力され、これに
よりＲＯＭ１２又はＲＯＭ１３から波形メモリＷＤが出
力される。ＲＯＭ１２とＲＯＭ１３のアクセスタイムが
互いに異なることから、この波形メモリＷＤが読み出さ
れるタイミングはＲＯＭ１２から読み出される場合とＲ
ＯＭ１３から読み出される場合とでは互いに異なること
となるが、ＣＰＵ１５の情報を受けたＲＯＭ制御回路１
４により、それぞれ適切なタイミングでラッチ信号ＤＬ
２が出力されデータラッチ回路１７に波形データＷＤが
ラッチされる。またこのときにはデータラッチ回路１６
は使わないため、スイッチ１８はスイッチ切換信号ＳＷ
によりデータラッチ回路１７側に切換えられる。

【００２６】以上のようにして、以下に説明する補間演
算のタイミングとは独立して、この補間演算のタイミン
グに先行してＲＡＭ２１の記憶容量に余裕がある限り、
波形メモリ（ＲＯＭ１１，１２，１３）からＲＡＭ２１
への波形データの転送が行われる。次に、補間の演算，
発音の動作について説明する。

【００２７】ＣＰＵ１５からパーシャル制御回路３１
に、前回の発音の終了を指示する発音オフ信号が書き込
まれた段階で、ＲＯＭ制御回路１４，補間演算回路３２
が動作を停止し次の発音のための初期設定が行われる。
発音の開始を指示する発音オン信号がＣＰＵ１５からパ
ーシャル制御回路３１に書き込まれると、ＲＯＭ制御回
路１４はキャッシュコントローラ２２内のライトポイン
タＷＰとリードポインタＲＰを参照してＲＡＭ２１の空
きを調べ、前述したようにして波形メモリに記憶された
波形データのうち今回の発音に必要な波形データが読み
出されて順次ＲＡＭ２１に書き込まれていく。

【００２８】所定時間経過してＲＡＭ２１にある程度波
形データが蓄積されると、パーシャル制御回路３１は補
間演算回路３２へ発音信号ＰＮを送出する。この発音信
号ＰＮを受けた補間演算回路３２はキャシュコントロー
ラ２２内のリードポインタＲＰとライトポインタＷＰを
参照して補間に必要な数だけの波形データがＲＡＭ２１
に既に蓄積されていることを確認し、このＲＡＭから補
間演算用の波形データを読み出す。そしてキャッシュコ
ントローラ２２は、補間演算回路３２からリードポイン
タＲＰをインクリメントすべき数を得てこのリードポイ
ンタＲＰを更新する。補間演算回路３２では上記のよう
にしてＲＡＭ２１から読み出された波形データに基づい
て補間演算が行われ、これにより波形再生（発音）のた
めの波形データが求められる。

【００２９】ここで、上記実施例では１チャンネル分の
み示したが、ポリフォニック音源の場合は同時に発音可
能なチャンネル数だけライトポインタＷＰ，リードポイ
ンタＲＰを有し、時分割的に各チャンネルに必要な波形
データのＲＡＭへの転送、各チャンネルに対応したリー
ドポインタＲＰからの波形データの読み出しが行われ
る。もちろん、発音していないチャンネルに関しては波
形メモリの転送、補間演算は行われずに次のチャンネル
に切り換えられる。

【００３０】また、前述した（１），（２），（３）式
は、それぞれ図１１に示す横軸（時間軸）に関し、３．
７５，４，４．２５の波形データを補間演算する式であ
って、この場合アドレスの進み（連続する補間演算にお
ける、図１１に示す横軸（時間軸）の進み）は０．２５
（このアドレスの小数値は一つのアドレス全体を表わす
ビット列のうちの例えば下位２ビットで表わされる。）
であるが、このアドレスの進みが大きい場合は連続する
補間演算で繰返し使用する波形データが少くなってそれ
だけ多くの波形データがＲＡＭ２１に記録されている必
要が生じ、この場合補間に必要な波形データがその補間
のタイミングでＲＡＭ２１にはまだ転送されていないと
いう事態が生じる可能性がある。この状況に対処するた
めには（１）そのチャンネルのアドレスの進みがリングバッ
ファ２０の能力以上となることがないように設計してお
く（２）全チャンネルのアドレスの進みの和を常に監視
しておき、所定の制限値を越えては新たには発音させな
いこととする（３）発音の優先度の低いチャンネル、あるいは時間
的に古い履歴のチャンネルの発音を中止する等が行われる。

【００３１】図３は、本発明の電子楽器の補間回路の他
の実施例の全体ブロック図、図４、図５は、図３に示す
全体ブロック図のうちのそれぞれＡ部、Ｂ部の詳細ブロ
ック図、図６は、補間演算の動作を示すタイミングチャ
ート、図７は、図３、図４に示すＦＩＲメモリに予め記
憶されたＦＩＲ係数を表わした図、図８、図９、図１０
は、波形メモリ（ＲＯＭ）に記憶された波形データをＲ
ＡＭに転送する各モードにおける動作を示すタイミング
チャートである。

【００３２】以下、先ず補間演算を中心に説明し、次に
波形メモリ（ＲＯＭ）からＲＡＭへの波形データの転送
について説明する。この補間回路にはＲＡＭ１００から
波形データを読み出して補間演算を行う読み出し系のチ
ャンネル番号を表わすリードチャンネル信号ＲＣＨ（以
下、ＲＣＨ信号と呼ぶことがある。他の信号についても
同様。）を発生するＲＣＨカウンタ４１とＲＯＭ７５，
７６，７７，７８からＲＡＭ１００への波形メモリの転
送を行う書込み系のチャンネル番号を表わすライトチャ
ンネル信号ＷＣＨを発生するＷＣＨカウンタ７１とが備
えられている。これらＲＣＨカウンタ４１、ＷＣＨカウ
ンタ７１は、用意されたチャンネルの数Ｎ（ここでは
０，１，２，３の４チャンネル）だけカウントする毎に
初期値０に戻るモジュロＮのカウンタであり、したがっ
てＲＣＨ信号、ＷＣＨ信号は０〜Ｎ−１の各値を順次繰
返す信号となる。

【００３３】ボイスオンレジスタバンク４３からは各チ
ャンネル毎の発音オン信号ＶＯＮが出力され、ＲＣＨ信
号により切換えられるスイッチ４４により当該チャンネ
ルの発音オン信号ＶＯＮが第一タイミングジェネレータ
４５に供給される。ここでレジスタバンクとは多数のチ
ャンネル毎に互いに共通する目的で用意されたレジスタ
の集合をいう。上記ボイスオンレジスタバンク４３およ
びその他の各種レジスタバンクは、アドレッサブルレジ
スタファイルもしくはランダムアクセスメモリ（ＲＡ
Ｍ）で構成されている。第一タイミングジェネレータ４
５に入力された当該チャンネルの発音オン信号ＶＯＮが
アサート（オン）されていると、この第一タイミングジ
ェネレータ４５から、図６に示すようなタイミングで、
基本クロック信号ＣＬに同期した、クリア信号ＣＬ１，
ＣＬ２，ＲＡＭ読出し信号（リードイネーブル信号）Ｒ
Ｅ，演算クロック信号ＭＰＹＣＫ，加算クロック信号Ａ
ＤＤＣＫ，リードポインタクロック信号ＲＰＣＫ，ライ
トチャンネルクロック信号ＲＣＨＣＫが出力される。こ
れら各信号の役割については後述する。尚第一タイミン
グジェネレータ４５に入力された当該チャンネルのＶＯ
Ｎ信号がネゲート（オフ）されているときは、第一タイ
ミングジェネレータ４５からはＣＬ２信号とＲＣＨＣＫ
信号だけが出力され、このＲＣＨＣＫ信号によりＲＣＨ
カウンタ４１がカウントアップされる。

【００３４】またボイスオンレジスタバンク４３（図４
参照）から出力される各チャンネル毎のＶＯＮ信号はＷ
ＣＨ信号により切り換えられるスイッチ７２を経由して
第二タイミングジェネレータ７３にも入力される。また
この第二タイミングジェネレータ７３にはメモリ情報レ
ジスタバンク７４から出力された、各チャンネルに対応
した波形メモリ（ＲＯＭ７５，７６，７７，７８）のア
クセスタイム、データバス幅等のメモリ情報を表わす信
号ＲＯＭＤＥＦもＷＣＨ信号により切り換えられるスイ
ッチ７９を経由して入力されている。このメモリ情報レ
ジスタバンク７４には初期設定の段階でＣＰＵにより上
記メモリ情報が書込まれる。

【００３５】この第二タイミングジェネレータ７３は、
ＲＯＭ７５，７６，７７，７８からＲＡＭ１００への波
形データの転送のためのタイミングを発生するものであ
り、この第二タイミングジェネレータ７３からは、図８
〜図１０に示すように、チップセレクト信号ＣＳ１，Ｃ
Ｓ２，ＣＳ３、出力イネーブル信号ＯＥ１，ＯＥ２、波
形アドレス整数部クロック信号ＰＨＩＣＫ，データセレ
クト信号ＤＳＥＬ，ライトポイントクロック信号ＷＰＣ
Ｋ，チャンネルクロック信号ＷＣＨＣＫが出力される。
これらの詳細については後述する。

【００３６】またフェーズインクリメントレジスタバン
ク４６（図４参照）は、各チャンネル毎のアドレスの進
み（（１）〜（３）式の例では０．２５）が記憶されて
いるレジスタバンクであり、アドレス小数部レジスタバ
ンク４７は、各チャンネル毎の補間演算のためのアドレ
スの小数部を記憶しているレジスタバンクである。これ
らフェーズインクリメントレジスタバンク４６とアドレ
ス小数部レジスタバンク４７から出力されたアドレスの
進みおよびアドレス小数部は、ＲＣＨ信号で切り換えら
れるスイッチ４８，４９を経由して加算器５０に入力さ
れて互いに加算され、加算後の値の小数部はアドレス小
数部レジスタバンク４７の当該チャンネルに対応するレ
ジスタに記憶され、整数部は第一タイミングジェネレー
タ４５に入力されＰＲＣＫ信号のパルス数に変換されて
出力される。またＦカウンタ５１はＣＬ１信号がアサー
ト（オン；ここではＬレベル（図６参照））されること
により０にクリアされ、その後ＭＰＹＣＫ信号が立上が
る毎に１つずつカウントアップされるカウンタであり、
これによりＦＩＲメモリ５２に記憶されたＦＩＲ係数の
テーブル（ＦＩＲテーブル）のアドレスの整数部が生成
され、アドレス小数部レジスタバンク４７からスイッチ
４９を経由した出力されたアドレス小数部とともにＦＩ
Ｒメモリ５２に入力される。このＦＩＲメモリ５２には
図７に示すｆ０，ｆ１，…，ｆ３２で表わされるＦＩＲ
係数が図の下部に示す０．２５きざみのアドレスに記憶
されている。尚このＦＩＲメモリ５２には、補間演算回
路を簡単化するために、図１２に示すＦＩＲ係数ｆ０，
ｆ１，…，ｆ３２の順番が図７に示すように変更されて
記憶されている。

【００３７】またリードポインタレジスタバンク５３
（図５参照）は、ＲＯＭ７５，７６，７７，７８から転
送された波形データが記憶されたＲＡＭ１００の、各チ
ャンネル毎の読み出し開始アドレスが記憶されているレ
ジスタバンクであり、この各レジスタはＲＣＨ信号によ
り切り換えられるスイッチ５４を経由して入力されるＲ
ＰＣＫ信号のクロックパルス数だけカウントアップされ
る。

【００３８】このリードポインタレジスタバンク５３か
ら出力された各チャンネル毎の読み出し開始アドレス
は、ＲＣＨ信号により切換えられるスイッチ５５、およ
びＣＬ１信号により切換えられるスイッチ５６を経由し
てバッファリードレジスタ５７に入力される。スイッチ
５６はＣＬ１信号がアサート（オン；Ｌレベル）されて
いる間だけスイッチ５５とバッファリードレジスタ５７
が接続されるように切換えられ、ＣＬ１信号がネゲート
（オフ；Ｈレベル）されている間は、ＲＥ信号が立上が
る毎に１ずつインクリメントされるように＋１加算器５
８側に切り換えられている。またこのバッファリードレ
ジスタ５７の出力は、該出力が下位ビット側、ＲＣＨ信
号が上位ビット側となるようにＲＣＨ信号と合成され、
ＲＥ信号がアサート（ここではＨレベル）されていると
きにＲＥ信号により切り換えられるスイッチ５９を経由
してＲＡＭ１００のアドレス入力端子１００ａに入力さ
れる。

【００３９】ここで、ＲＡＭ１００にはＲＯＭ７５，７
６，７７，７８から必要な波形データが既に転送されて
いるものとして、このＲＡＭ１００から波形データを読
み出して補間演算を行う動作について、主として図４、
図６を参照して説明する。先ず最初にＣＬ１信号がアサ
ート（Ｌレベル）され、Ｆカウンタ５１がクリアされ、
またこれとともに、リードポインタレジスタバンク５３
（図５参照）からバッファリードレジスタ５７に、ＲＡ
Ｍ１００の、当該チャンネルの補間演算に用いられる波
形データが記憶されたアドレスの内の先頭アドレス（下
位側）が入力され、これによりＲＡＭ１００のアドレス
入力端子１００ａに当該チャンネルに対応する先頭アド
レスが入力される。またＣＬ２信号がアサート（Ｌレベ
ル）されている間、このＣＬ２信号によって切り換えら
れるスイッチ６０（図４参照）が値０の方に切り換えら
れ、これによりアキュームレータ６１に初期値０がセッ
トされる。

【００４０】ここで、ＭＰＹＣＫ信号の立上がりのタイ
ミングでＲＡＭ１００に記憶された当該チャンネルの先
頭の波形データ（これをＷ０とする）が波形レジスタ６
２に記憶される。またこれとともにＦＩＲメモリ５２に
記憶されたＦＩＲ係数のうち、Ｆカウンタ５１から出力
された整数アドレスが０、アドレス小数部レジスタバン
ク４７の当該チャンネルに対応するレジスタから出力さ
れた小数アドレスがある値（ここでは０．７５とする）
に対応するＦＩＲ係数ｆ１（図７参照）が該ＦＩＲメモ
リ５２から出力されてＦＩＲレジスタ６３に入力されて
ラッチされる。波形レジスタ６２とＦＩＲレジスタ６３
にラッチされた波形データＷ０とＦＩＲ係数ｆ１は乗算
器６４で互いに掛け算され、ＡＤＤＣＫ信号の立上りの
タイミングで乗算器出力レジスタ６５にラッチされる。
この乗算器出力レジスタ６５にラッチされた乗算結果Ｗ
０・ｆ１は、加算器６６によりアキュムレータ６１に記
憶された値（ここでは０）と加算され、この加算結果
（Ｗ０・ｆ１）がアキュムレータ６１にラッチされる。

【００４１】次に＋１加算器５８（図５参照）によりバ
ッファリードレジスタ５７に記憶された値が１だけイン
クリメントされ、これによりＲＡＭ１００のアドレス入
力端子１００ａのアドレス値が１だけインクリメントさ
れ、このＲＡＭ１００から次の波形データＷ１がロード
されて波形レジスタ６２にラッチされる。またこれとと
もに、ＭＰＹＣＫ信号の立上りでＦカウンタ５１の値が
０から１にカウントアップされ、したがってアドレス値
１．７５がＦＩＲメモリ５２に入力され、このＦＩＲメ
モリ５２からＦＩＲ係数ｆ５がＦＩＲレジスタ６３にロ
ードされる。これら波形レジスタ６２およびＦＩＲレジ
スタ６３にラッチされた波形データＷ１およびＦＩＲ係
数ｆ５は、乗算器６４で互いに乗算されその乗算結果Ｗ
１・ｆ５は乗算器出力レジスタ６５を経由し、アキュム
レータ６１にラッチされている前回の演算結果Ｗ０・ｆ
１と加算され、その加算結果Ｗ０・ｆ１＋Ｗ１・ｆ５が
再びアキュムレータ６１にラッチされる。以上の動作を
繰返し、ＲＣＨＣＫ信号の立上りのタイミングで、前述
した（１）式に示す補間演算結果Ｐ４＝Ｗ０・ｆ１＋Ｗ１・ｆ５＋Ｗ２・ｆ９＋Ｗ３・ｆ１３＋Ｗ４・ｆ１７＋Ｗ５・ｆ２１＋Ｗ６・ｆ２５＋Ｗ７・ｆ２９ …（１）が出力レジスタ６７にラッチされ、図示しない後続の信
号処理回路に入力される。

【００４２】また上記の補間演算を行っている間に、フ
ェーズインクリメントレジスタバンク４６から出力され
た当該チャンネルのアドレスの進み（ここでは０．２５
とする）は、スイッチ４８を経由して加算器５０に入力
される。またこれとともにアドレス小数部レジスタバン
ク４７から出力されたアドレス小数部の値（ここでは
０．７５）もスイッチ４９を経由して加算器５０に入力
される。この加算器５０では入力されたアドレス小数部
の値０．７５とアドレスの進み０．２５とが加算され
る。その加算結果１．００のうちの整数部１は第一タイ
ミングジェネレータ４５に入力され、この値１と同じ数
だけＲＰＣＫ信号にパルスが出力され、スイッチ５４
（図５参照）を経由してリードポインタレジスタバンク
５３の当該チャンネルに対応するレジスタの内容がＲＰ
ＣＫ信号のパルス数（ここでは１）だけカウントアップ
される。これによりこのチャンネルに関して、次の補間
演算を行うためにＲＡＭ１００から読み出される波形デ
ータの先頭アドレスは、このＲＰＣＫ信号のパルス数だ
け進んだアドレス（ここでは波形データＷ１が記憶され
ているアドレス）となる。また加算器５０から出力され
た加算結果１．００のうちの小数部００は、アドレス小
数部レジスタバンク４７に戻され、ＲＣＨ信号により切
り換えられるスイッチ６８を経由してこのアドレス小数
部レジスタバンク４７の当該チャンネルに対応するレジ
スタにＲＣＨＣＫ信号が入力されることにより、そのＲ
ＣＨＣＫ信号の立上りのタイミングで上記加算結果１．
００のうちの小数部００が当該チャンネルに対応するレ
ジスタに入力され記憶される。

【００４３】またＲＣＨＣＫ信号は、ＲＣＨカウンタ４
１にも入力されており、その立上りのタイミングでＲＣ
Ｈ信号が更新され、これにより次のチャンネルの処理に
移ることになる。ＲＣＨ信号の切り換わりにより各チャ
ンネルを一巡して次に上記（１）式の演算を行った当該
チャンネルに戻った際、今度はリードポインタレジスタ
バンク５３（図５参照）から１だけ更新された値がロー
ドされ、これによりＲＡＭ１００から波形データＷ１が
出力されて波形レジスタ６２にラッチされる。またこれ
とともにアドレス小数部レジスタバンク４７からはアド
レスの小数部０がロードされるためＦＩＲメモリ５２か
らはアドレス０．０に記憶されているＦＩＲ係数ｆ４
（図７参照）がＦＩＲレジスタ６３にロードされる。こ
れらの波形データＷ１とＦＩＲ係数ｆ４は、乗算器６４
で互いに乗算されその乗算結果Ｗ１・ｆ４がアキュムレ
ータ６３にラッチされる。

【００４４】以下同様にして演算が行われ、ＲＣＨＣＫ
信号の立上りのタイミングで、出力レジスタ６７に、前
述した（２）式で表わされる補間演算結果Ｐ５＝Ｗ１・ｆ４＋Ｗ２・ｆ８＋Ｗ３・ｆ１２＋Ｗ４・ｆ１６＋Ｗ５・ｆ２０＋Ｗ６・ｆ２４＋Ｗ７・ｆ２８＋Ｗ８・ｆ３２ …（２）がラッチされる。この補間演算の間に、加算器５０では
アドレス小数部レジスタバンク４７からロードされたア
ドレスの小数部の値（ここでは００）とフェーズインク
リメントレジスタバンク４６からロードされたアドレス
の進み（ここでは０．２５）とが互いに加算されるが、
その加算結果０．２５は整数部は含まないため、ＲＰＣ
Ｋ信号としてパルスは出力されず、したがってリードポ
インタレジスタバンク５３に記憶されている、ＲＡＭ１
００に記憶された波形データの先頭アドレスは更新され
ず、一方アドレス小数部レジスタバンク４７には０．２
５が記憶されることになる。

【００４５】したがってＲＣＨ信号の切り換わりにより
各チャンネルを一巡して次に当該チャンネルに戻った際
は、先ずＲＡＭ１００からは波形データＷ１，ＦＩＲメ
モリ５２からはアドレス０．２５に記憶されているＦＩ
Ｒ係数ｆ３がロードされてＷ１・ｆ３の演算が行われ、
最終的に前述した（３）式Ｐ６＝Ｗ１・ｆ３＋Ｗ２・ｆ７＋Ｗ３・ｆ１１＋Ｗ４・ｆ１５＋Ｗ５・ｆ１９＋Ｗ６・ｆ２３＋Ｗ７・ｆ２７＋Ｗ８・ｆ３１ …（３）の演算が行われる。

【００４６】尚、現在発音に使用されていない（当該チ
ャンネルの発音オン信号ＶＯＮがネゲートされている）
チャンネルについてはＣＬ２信号がアサート（Ｌレベ
ル）され続け、スイッチ６０は常に０を選択し続けるた
め当該チャンネルについては補間演算出力はゼロとな
る。次に、主に図５、および図８〜図１０を参照して、
ＲＯＭ７５，７６，７７，７８からＲＡＭ１００への波
形データの転送について説明する。

【００４７】ライトポインタレジスタバンク８０（図５
参照）は、ＲＯＭ７５，７６，７７，７８からロードさ
れた波形データをＲＡＭ１００に記録する際の記録開始
アドレス（下位ビット側）が記憶されているレジスタバ
ンクであり、この各レジスタはＷＣＨ信号により切換え
られるスイッチ８１を経由して入力されるＷＰＣＫ信号
のクロックパルス数だけカウントアップされる。このラ
イトポインタレジスタバンク８０から出力された各チャ
ンネル毎の記録開始アドレスは、ＷＣＨ信号により切り
換えられるスイッチ８２を経由し、この記録開始アドレ
スが下位ビット側、ＷＣＨ信号が上位ビット側となるよ
うにＷＣＨ信号と合成され、ＲＥ信号がネゲート（Ｌレ
ベル：図６参照）されているときにスイッチ５９を経由
してＲＡＭ１００のアドレス入力端子１００ａに入力さ
れる。

【００４８】また、ライトポインタレジスタバンク８０
からスイッチ８２を経由して出力された記録開始アドレ
ス（下位ビット側）は、引算器８３にも入力される。こ
の引算器８３には、リードポインタレジスタバンク５３
から出力された読出し開始アドレス（下位ビット側）
も、ＷＣＨ信号により切り換えられるスイッチ８４を経
由して入力される。この引算器８３は入力された記録開
始アドレスから読出し開始アドレスを差し引き、この差
分を第二タイミングジェネレータ７３に送るものであ
り、これにより第二タイミングジェネレータ７３によ
り、当該チャンネルの記録開始アドレスを読出し開始ア
ドレスよりも常に先行させるように、また記録開始アド
レスが一周して読出し開始アドレスを追い越してしまわ
ないように、ＲＯＭ７５，７６，７７，７８からＲＡＭ
１００への波形データの転送が制御される。またアドレ
ス整数部レジスタバンク８５は、初期設定の段階で、各
チャンネル毎の、発音される楽音に対応する波形データ
の先頭記憶アドレスがＣＰＵより入力されるレジスタバ
ンクであり、ＷＣＨ信号により切り換えられるスイッチ
８６を介してＰＨＩＣＫ信号が入力されるように構成さ
れている。アドレス整数部レジスタバンク８５から出力
された波形データの先頭記憶アドレスはＷＣＨ信号によ
り切り換えられるスイッチ８７、および図示しないＣＰ
Ｕからの指令により切換えられるスイッチ８８を経由し
て各ＲＯＭ７５，７６，７７，７８のアドレス入力端子
７５ａ，７６ａ，７７ａ，７８ａに入力される。ここで
ＲＯＭ７５はバス幅が８ビット（これを１ワードとす
る）の１ワードメモリであり、したがって、アドレス整
数部レジスタバンク８５から出力されたアドレスはその
最下位ビットＡ０までＲＯＭ７５に入力される。またＲ
ＯＭ７６は２ワードメモリであり、したがってアドレス
整数部レジスタバンク８５から出力されたアドレスのう
ち最下位ビットＡ０を除く次のビットＡ１以上の部分が
入力される。さらにＲＯＭ７７，７８はそれぞれが２ワ
ードメモリであるとともに、チップセレクト信号（ＣＳ
３信号）と読出しタイミング信号（ＯＥ１信号，ＯＥ２
信号）とを独立に指示することができるメモリ（インタ
ーリーブメモリ）であり、したがってアドレス整数部レ
ジスタバンク８５から出力されたアドレスのうち最下位
ビットＡ０と次のビットＡ１とを除くＡ２以上のビット
のみが入力される。このアドレスのうちの最下位ビット
Ａ０と次のビットＡ１は第二タイミングジェネレータ７
３に入力される。

【００４９】図８，図９，図１０は、それぞれＲＯＭ７
５，ＲＯＭ７６，ＲＯＭ７７およびＲＯＭ７８から波形
データを読出す際に第二タイミングジェネレータ７３で
発生される各信号のタイミングチャートである。第二タ
イミングジェネレータ７３には、メモリ情報レジスタバ
ンク７４から当該チャンネルについてのメモリ情報（波
形データを読み出すＲＯＭを特定するためのＲＯＭナン
バー、該ＲＯＭのアクセスタイム、データバス幅等）が
入力され、ボイスオンレジスタバンク４３から当該チャ
ンネルの発音オン信号ＶＯＮが入力されると、当該チャ
ンネルに対応する波形データがＲＯＭ７５，ＲＯＭ７
６，ＲＯＭ７７，７８のいずれに記憶されているかに応
じて図８，図９，図１０に示すタイミングで各信号が第
二タイミングジェネレータ７３から出力される。

【００５０】アドレス整数部レジスタバンク８５から当
該チャンネルに対応する波形データの読出しアドレスが
ＲＯＭ７５，７６，７７，７８に入力された状態で図８
に示すようにＣＳ１信号がアサート（Ｌレベル）される
と、これによりＲＯＭ７５から波形データがデータレジ
スタ９０にロードされ、この波形データがＯＥ１信号の
立上りのタイミングでデータレジスタ９０にラッチされ
る。ここでＣＳ１信号がアサートされている時間は、メ
モリ情報レジスタバンク７４（図４参照）から第二タイ
ミングジェネレータ７３に入力されたメモリ情報に基づ
いて定められたＲＯＭ７５のアクセスタイムに見合った
時間とされる。後述するＣＳ２信号，ＣＳ３信号につい
ても同様であり、これにより各ＲＯＭに適合した最も無
駄の少ないタイミングで波形データの読出しが行われる
ことになる。またＲＯＭ７５から波形データが読み出さ
れると、図８に示すように、ＰＨＩＣＫ信号としてクロ
ックパルスが１つ出力され、このＰＨＩＣＫ信号はスイ
ッチ８６を経由してアドレス整数部レジスタバンク８５
の当該レジスタに入力されるため、これにより当該レジ
スタの内容がこのクロックパルスの数（１つ）だけイン
クリメントされる。これにより次の読み出しの際には今
回読み出した波形データの次のアドレスに記憶された波
形データを読み出すことになる。その後ＤＳＥＬ信号と
して’０’を表わす信号が出力され、これによりスイッ
チ９４によりデータレジスタ９０が選択され、データレ
ジスタ９０にラッチされた波形データが、ライトポイン
タレジスタバンク８０からスイッチ８２，５９を経由し
てＲＡＭ１００のアドレス入力端子１００ａに入力され
たアドレスに転送される。

【００５１】上記のようにして波形データがＲＡＭ１０
０に転送されると、ＷＰＣＫ信号の立上りのタイミング
で、ライトポインタレジスタバンク８０の当該レジスタ
の記憶内容（ライトポインタ）が１だけインクリメント
される。これにより当該チャンネルについて次に波形デ
ータを記憶するアドレスが１だけ更新されることとな
る。

【００５２】このようにして波形データの転送シーケン
スの最後にはＷＣＨＣＫ信号が立上り、これによりＷＣ
Ｈカウンタ７１がカウントアップされ、ＷＣＨ信号が更
新されて次のチャンネルの処理に移る。一方、アドレス
整数部レジスタバンク８５から当該チャンネルに対応す
る波形データの読出しアドレスがＲＯＭ７５，７６，７
７，７８に入力された状態で図９に示すようにＣＳ２信
号がアサート（Ｌレベル）された場合、これによりＲＯ
Ｍ７６から２ワードの波形データ（これを波形データ
（１），波形データ（２）と呼ぶ）が出力され、ＯＥ１
信号の立上りのタイミングでデータレジスタ９０とデー
タレジスタ９１にそれぞれラッチされる。

【００５３】またこのときにはＰＨＩＣＫ信号として２
パルス出力され、アドレス整数部レジスタバンク８５の
当該レジスタの内容（ＲＯＭ７６のアドレス）が２つ進
むことになる。またＤＳＥＬ信号として先ず’０’が出
力されてデータレジスタ９０が選択され、これによりデ
ータレジスタ９０にラッチされた波形データ（１）が、
ＲＡＭ１００の、ライトポインタレジスタバンク８０か
ら出力された当該チャンネルの書込みアドレスに記録さ
れ、またこれと同期してＷＰＣＫ信号の立上りで当該チ
ャンネルの書込みアドレスが１だけ更新され、次にＤＳ
ＥＬ信号として’１’が出力されてデータレジスタ９１
が選択され、これによりデータレジスタ９１にラッチさ
れた波形データ（２）が、波形データ（１）が転送され
たアドレスの次のアドレスに転送される。そして次の書
込みのためにＷＰＣＫ信号としてもう１つパルスが出力
されてライトポインタがさらに１だけ更新され、ＷＣＨ
ＣＫ信号の立上りにより次のチャンネルの処理に移行す
る。

【００５４】またアドレス整数部レジスタバンク８５か
ら当該チャンネルに対応する波形データの読出しアドレ
スがＲＯＭ７５，７６，７７，７８に入力された状態で
図１０に示すようにＣＳ３信号がアサート（Ｌレベル）
されると、これによりＲＯＭ７７とＲＯＭ７８が選択さ
れることになり、この状態でＯＥ１信号がアサート（レ
ベル）されるとＲＯＭ７７から２ワード分の波形データ
（これを波形データ（１）、波形データ（２）とする）
が出力され、ＯＥ１信号の立上りのタイミングでデータ
レジスタ９０，９１にそれぞれ波形データ（１），
（２）がラッチされる。またその後ＯＥ２信号がアサー
ト（Ｌレベル）されると、ＲＯＭ７８から２ワード分の
波形データ（これを波形データ（３）、波形データ
（４）とする）が出力され、ＯＥ２信号の立上りのタイ
ミングでデータレジスタ９２，９３にそれぞれ波形デー
タ（３），（４）がラッチされる。またＰＨＩＣＫ信号
としてクロックパルスが４個出力され、アドレス整数部
レジスタバンク８５に記憶された当該チャンネルのアド
レス値が４だけインクリメントされる。データレジスタ
９０，９１，９２，９３にラッチされた波形データ
（１），（２），（３），（４）は、ＤＳＥＬ信号が順
次’０’，’１’，’２’，’３’と変化する毎に順次
ＲＡＭ１００に転送される。このＤＳＥＬ信号の変化と
同期してＷＰＣＫ信号が発せられるため、ライトポイン
タレジスタバンク８０に記憶された書込みのアドレス値
が１ずつ合計４更新され、これにより波形データ
（１），（２），（３），（４）はＲＡＭ１００内の順
次更新されたアドレスに記憶される。またこの書込み処
理の最後にＷＣＨＣＫ信号が出力され、ＷＣＨカウンタ
７１のカウント値（ＷＣＨ信号）が更新されて次のチャ
ンネルの処理に移行される。

【００５５】ここで、前述したようにアドレス整数部レ
ジスタバンク８５からロードされるＲＯＭのアドレス
（下位側）のうちの下位２ビットＡ１，Ａ０は第二タイ
ミングジェネレータ７３に入力されているが、本実施例
ではこの下位２ビットＡ１，Ａ０がそれぞれ１，０であ
る場合はＲＯＭ７８に記憶された波形データのみをロー
ドする必要があることを意味し、この場合、図１０のＯ
Ｅ１信号がアサートされるタイミングでＯＥ１信号はア
サートされずにＯＥ２がアサートされ、ＤＳＥＬ信号
は’２’，’３’と変化し、ＰＨＩＣＫ信号とＷＰＣＫ
信号としてそれぞれ２個だけクロックパルスが出力さ
れ、これによりＲＯＭ７８のみから波形データが読出さ
れてＲＡＭ１００に転送される。このようにアドレス整
数部レジスタバンク８５の出力に応じて自律的にタイミ
ングが発生される。

【００５６】尚、ＲＯＭ７５，７６，７７，７８内に
は、波形メモリだけでなくその波形メモリに付随する種
々の情報等も記録されており、ＣＰＵで直接ＲＯＭ内の
情報を読む必要もある。この場合は、ＣＰＵによりスイ
ッチ８８が切換えられてＣＰＵから直接ＲＯＭ７５，７
６，７７，７８にアドレスが送出され、各ＲＯＭ７５，
７６，７７，７８から読出された情報は直接ＣＰＵに戻
される。

【００５７】以上のようにして、ＲＯＭ７５，７６，７
７，７８の内容がＲＡＭ１００内に転送されるが、この
転送の際は第二タイミングジェネレータにより波形デー
タが記憶されたＲＯＭそれぞれに適応したタイミングで
信号が出力されるため、波形メモリとしてデータバス幅
の異なるＲＯＭやアクセスタイムの異なるＲＯＭを混在
させたり、ＲＯＭ７７，７８のように２つのＲＯＭをペ
アにして高速読出しを行うインターリーブメモリを備え
ることもできる。したがって例えばこの補間回路を備え
た電子楽器にオプションとして別売りのＲＯＭカードを
用意することを企画した場合、そのＲＯＭカードに内蔵
されたＲＯＭとして、電子楽器の内部に備えたＲＯＭと
はアクセスタイムやデータバス幅等の異なるＲＯＭを採
用してもそのＲＯＭに適合した波形データの転送が可能
となる。

【００５８】以上のようにして自律的にＲＯＭ７５，７
６，７７，７８からＲＡＭ１００への波形データの転送
が行われるが、ＲＡＭ１００のみは前述した補間演算部
と共用されているため、この波形メモリのＲＡＭ１００
への転送と、ＲＡＭ１００からの波形メモリの読出しと
が競合しないようにする必要がある。このため、競合す
る場合には補間演算が優先され、波形データのＲＯＭ７
５，７６，７７，７８からＲＡＭ１００への転送動作が
一時停止される。この調整のために、上記実施例では、
第一のタイミングジェネレータで発生されたりリードイ
ネーブル信号ＲＥが第二タイミングジェネレータ７３に
も入力されている。

【００５９】また、上記実施例では、ＲＯＭ７５，７
６，７７，７８からＲＡＭ１００への波形メモリの転送
の際、先ずＲＯＭから波形メモリを読出してデータレジ
スタにラッチし、しかる後にデータレジスタからＲＡＭ
１００に波形メモリを転送しており、この転送の間は波
形メモリのＲＯＭからの読出しは行われていないが、パ
イプラインの技法を用いてデータレジスタからＲＡＭへ
の波形データの転送と、ＲＯＭからの次の波形データの
読出しとを同時に行ってもよく、こうした場合は一層効
率的となる。

【００６０】尚、本発明は上記各実施例に限定されるも
のではなく種々に構成し得るものであることは言うまで
もない。

【００６１】

【発明の効果】以上詳細に説明したように、本発明の電
子楽器の補間回路は、多数の波形データが記憶された第
一のメモリと、該第一のメモリよりも高速アクセス可能
のかつ読み書き可能な第二のメモリと、補間演算回路
と、波形データを第一のメモリから第二のメモリに転送
する第一の制御回路と、波形データを第二のメモリから
読出して補間演算回路に送る第二の制御回路とを備え、
第一および第二の制御回路が必要なリンクを除き基本的
に互いに独立したタイミングで動作するように構成した
ため、第一のメモリ（波形メモリ）のアクセスタイムが
長いことによる補間演算精度やチャンネル数の制限が緩
和され、したがって従来よりも一層高精度の補間演算を
行うことができ、またチャンネル数を増やすことがで
き、表現の豊かな演奏が可能となる。また上記第一の制
御回路と第二の制御回路とは基本的に互いに独立したタ
イミングで動作するものであることから、第一の制御回
路は補間演算のことをあまり考慮することなく、種々の
波形メモリにそれぞれ適合するタイミングで波形データ
の読出しを行うことができ、したがって、第一のメモリ
としてアクセスタイムやデータバス幅等の異なる複数の
メモリやインターリーブメモリ等の混在にも対処するこ
とができ、各メモリのそれぞれの長所を最大限に引き出
し効率的な転送を行うことができることとなる。

【図面の簡単な説明】

【図１】本発明の電子楽器の補間回路を表わすブロック
図である。

【図２】本発明の電子楽器の補間回路の一実施例を表わ
すブロック図である。

【図３】本発明の電子楽器の補間回路の他の実施例の全
体ブロック図である。

【図４】図３に示す全体ブロック図のうちのＡ部の詳細
ブロック図である。

【図５】図３に示す全体ブロック図のうちのＢ部の詳細
ブロック図である。

【図６】図３〜図５に示す回路の、補間演算の動作を示
すタイミングチャートである。

【図７】図３、図４に示すＦＩＲメモリにあらかじめ記
憶されたＦＩＲ係数を表わした図である。

【図８】波形メモリ（ＲＯＭ）に記憶された波形データ
をＲＡＭに転送する一つのモードにおける動作を示すタ
イミングチャートである。

【図９】波形メモリ（ＲＯＭ）に記憶された波形データ
をＲＡＭに転送する他のモードにおける動作を示すタイ
ミングチャートである。

【図１０】波形メモリ（ＲＯＭ）に記憶された波形デー
タをＲＡＭに転送するさらに異なるモードにおける動作
を示すタイミングチャートである。

【図１１】楽音を表わす信号波形の一部を表わした図で
ある。

【図１２】ＦＩＲ係数を表わした図である。

【符号の説明】

１第一のメモリ２第二のメモリ３補間演算回路４第一の制御回路５第二の制御回路１１，１２，１３ＲＯＭ１４ＲＯＭ制御回路１６，１７データラッチ２０リングメモリ２１ＲＡＭ２２キャッシュコントローラ３１パーシャル制御回路３２補間演算回路４１ＲＣＨカウンタ４５第一タイミングジェネレータ５２ＦＩＲメモリ７１ＷＣＨカウンタ７３第二タイミングジェネレータ７５，７６，７７，７８ＲＯＭ１００ＲＡＭ

Claims

【特許請求の範囲】

【請求項１】楽音を表わす信号波形を所定の第一のサ
ンプリング間隔でサンプリングすることにより得られた
多数の波形データが記憶された第一のメモリと、読み書
き可能な、前記第一のメモリよりもアクセスタイムの短
かい第二のメモリと、補間演算により、前記波形データ
に基づいて所定の第二のサンプリング間隔でサンプリン
グされた波形データに相当する波形データを求める補間
演算回路と、前記第一のメモリに記憶された前記波形メ
モリを読み出して前記第二のメモリに順次転送する第一
の制御回路と、前記第二のメモリに書き込まれた前記波
形メモリを読み出して前記補間演算回路に送る第二の制
御回路とを備え、前記第一および第二の制御回路が、互
いに独立したタイミングで動作するとともに、前記第二
のメモリへの前記波形データの読み書きが競合しないよ
うにかつ前記第二のメモリからの前記波形データの読み
出しよりも前記第一のメモリからの前記第二のメモリへ
の前記波形データの転送が先行するように互いにリンク
されてなることを特徴とする電子楽器の補間回路。
【請求項２】前記第一のメモリが、互いにアクセスタ
イムの異なる複数のメモリを含み、前記第一の制御回路
が、該各メモリのアクセスタイムに応じたタイミングで
該各メモリに記憶された前記波形データを該各メモリか
ら読み出すものであることを特徴とする請求項１記載の
電子楽器の補間回路。
【請求項３】前記第一のメモリが、互いにデータバス
幅の異なる複数のメモリを含み、前記第一の制御回路が
該各メモリのデータバス幅に応じて該各メモリに記憶さ
れた前記波形データを１ワードずつもしくは複数ワード
ずつ読み出すものであることを特徴とする請求項１又は
２記載の電子楽器の補間回路。
【請求項４】前記第一のメモリが、チップセレクトと
読み出しタイミングとが独立に指示される複数のメモリ
を含み、前記第一の制御回路が、これらの複数のメモリ
を互いに同時にチップセレクトするとともにこれら複数
のメモリに記憶された前記波形データを互いに相前後し
て読み出すものであることを特徴とする請求項１から３
のいずれか１項記載の電子楽器の補間回路。