JPH05191433A - Ｕｐｃ回路の故障診断方式 - Google Patents
Ｕｐｃ回路の故障診断方式Info
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- JPH05191433A JPH05191433A JP302292A JP302292A JPH05191433A JP H05191433 A JPH05191433 A JP H05191433A JP 302292 A JP302292 A JP 302292A JP 302292 A JP302292 A JP 302292A JP H05191433 A JPH05191433 A JP H05191433A
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- Computer Networks & Wireless Communication (AREA)
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Abstract
(57)【要約】
【目的】 本発明はＵＰＣ回路の故障診断方式に関し、
ＵＰＣ回路の故障を的確に診断できるＵＰＣ回路の故障
診断方式の提供を目的とする。 【構成】 セルのトラヒックに関する規定情報に基づい
てセルの流量を制御するＵＰＣ回路の故障診断方式にお
いて、ｍ種のセルをポリシング制御可能な現用系のＵＰ
Ｃ回路Ｗと、ｎ種のセルをポリシング制御可能な予備系
のＵＰＣ回路Ｐとを備え、１種以上のセルに対し、２系
以上でポリシングの判定を行い、その判定結果を比較す
ることによりＵＰＣ回路の故障診断を行う。また１種以
上のセルに対し、２系以上でトラヒックの測定を行い、
そのトラヒック測定値を比較することによりＵＰＣ回路
の故障診断を行う。また到着セルの所定情報を時系列に
記憶するｑ個のブリッジメモリを備え、該ブリッジメモ
リの内容を２系以上で比較することによりブリッジメモ
リの故障診断を行う。
ＵＰＣ回路の故障を的確に診断できるＵＰＣ回路の故障
診断方式の提供を目的とする。 【構成】 セルのトラヒックに関する規定情報に基づい
てセルの流量を制御するＵＰＣ回路の故障診断方式にお
いて、ｍ種のセルをポリシング制御可能な現用系のＵＰ
Ｃ回路Ｗと、ｎ種のセルをポリシング制御可能な予備系
のＵＰＣ回路Ｐとを備え、１種以上のセルに対し、２系
以上でポリシングの判定を行い、その判定結果を比較す
ることによりＵＰＣ回路の故障診断を行う。また１種以
上のセルに対し、２系以上でトラヒックの測定を行い、
そのトラヒック測定値を比較することによりＵＰＣ回路
の故障診断を行う。また到着セルの所定情報を時系列に
記憶するｑ個のブリッジメモリを備え、該ブリッジメモ
リの内容を２系以上で比較することによりブリッジメモ
リの故障診断を行う。
Description
【０００１】
【産業上の利用分野】本発明はＵＰＣ回路の故障診断方
式に関し、更に詳しくはセルのトラヒックに関する規定
情報に基づいてセルの流量を制御するＵＰＣ回路の故障
診断方式に関する。Ｂ−ＩＳＤＮ（Broadband-Integrat
ed Services Digital Network ）の基幹技術として固定
長パケットの一種であるセルを非同期転送する所謂ＡＴ
Ｍ（Asynchronous Transfer Mode）技術の開発が進めら
れている。このＡＴＭ網においては、予め加入者はセル
の流量（トラヒック）に関する申告を行い、局側では加
入者の申告値に基づいてセルの流量を制限する制御を行
うが、この制御はポリシング制御又はＵＰＣ（Usage Pa
rameter Control ）と呼ばれ、ＡＴＭ網の円滑な運営に
不可欠の技術となっている。
式に関し、更に詳しくはセルのトラヒックに関する規定
情報に基づいてセルの流量を制御するＵＰＣ回路の故障
診断方式に関する。Ｂ−ＩＳＤＮ（Broadband-Integrat
ed Services Digital Network ）の基幹技術として固定
長パケットの一種であるセルを非同期転送する所謂ＡＴ
Ｍ（Asynchronous Transfer Mode）技術の開発が進めら
れている。このＡＴＭ網においては、予め加入者はセル
の流量（トラヒック）に関する申告を行い、局側では加
入者の申告値に基づいてセルの流量を制限する制御を行
うが、この制御はポリシング制御又はＵＰＣ（Usage Pa
rameter Control ）と呼ばれ、ＡＴＭ網の円滑な運営に
不可欠の技術となっている。
【０００２】
【従来の技術】図１７及び図１８は既提案の各種ポリシ
ング制御方式を説明する図である。図１７の（Ａ）は時
間間隔法を示しており、ここでは各セルが到着する時間
間隔ｔ 1 ，ｔ2 を測定し、これらと規定時間Ｔとを比較
することにより流量過剰か否かの判定を行う。図１７の
（Ｂ）はＴ−Ｘ法を示しており、ここでは規定周期Ｔの
間に到来するセル数ｘ1 ，ｘ2 を測定し、これらと規定
セル数Ｘとを比較することにより流量過剰か否かの判定
を行う。図１７の（Ｃ）はＤＢ（Dangerous Bridge）法
を示しており、ここでは１セル通過時間Δｔづつ位相を
ずらした各規定時間Ｔの間に到来するセル数ｘ1 〜ｘ6
を測定し、これらと規定セル数Ｘとを比較することによ
り流量過剰か否かの判定を行う。
ング制御方式を説明する図である。図１７の（Ａ）は時
間間隔法を示しており、ここでは各セルが到着する時間
間隔ｔ 1 ，ｔ2 を測定し、これらと規定時間Ｔとを比較
することにより流量過剰か否かの判定を行う。図１７の
（Ｂ）はＴ−Ｘ法を示しており、ここでは規定周期Ｔの
間に到来するセル数ｘ1 ，ｘ2 を測定し、これらと規定
セル数Ｘとを比較することにより流量過剰か否かの判定
を行う。図１７の（Ｃ）はＤＢ（Dangerous Bridge）法
を示しており、ここでは１セル通過時間Δｔづつ位相を
ずらした各規定時間Ｔの間に到来するセル数ｘ1 〜ｘ6
を測定し、これらと規定セル数Ｘとを比較することによ
り流量過剰か否かの判定を行う。
【０００３】図１８の（Ａ）はＣＡＴ−Ｍ法を示してお
り、ここでは到着セル数が規定セル数Ｘに１を加えた数
になるまでの時間間隔ｔ1 〜ｔ5 を１セル到着毎に位相
をずらして測定し、これらと規定時間Ｔとを比較するこ
とにより流量過剰か否かの判定を行う。そして図１８の
（Ｂ）はＬＢ法を示しており、ここでは１セル到着毎に
カウンタをカウントアップし、かつ常時所定レートでカ
ウンタをカウントダウンし、カウンタのカウント値と規
定カウント値Ｂとを比較することにより流量過剰か否か
の判定を行う。
り、ここでは到着セル数が規定セル数Ｘに１を加えた数
になるまでの時間間隔ｔ1 〜ｔ5 を１セル到着毎に位相
をずらして測定し、これらと規定時間Ｔとを比較するこ
とにより流量過剰か否かの判定を行う。そして図１８の
（Ｂ）はＬＢ法を示しており、ここでは１セル到着毎に
カウンタをカウントアップし、かつ常時所定レートでカ
ウンタをカウントダウンし、カウンタのカウント値と規
定カウント値Ｂとを比較することにより流量過剰か否か
の判定を行う。
【０００４】図１９は従来のポリシング制御方式の構成
を示す図で、図はＤＢ法の一例を示している。ＤＢ法
は、その名の通り「危険な橋」を同時に通過できる人数
を制限することと等価な制御をＡＴＭセルに対して施す
ものであり、長さＴセル時間の橋の上に同時に存在可能
なセルの個数をＸ個としている。図において、１はセル
情報分岐部（ＳＢ）、２はセル遅延部（ＳＭ）、３はセ
ル制御部（ＳＣ）、４はブリッジメモリ（ＢＭ）、２０
W1〜２０Wmは夫々単一のトラヒック測定部を有する現用
系のＳ−ＵＰＣ回路、１３はＯＲゲート回路（Ｏ）であ
る。
を示す図で、図はＤＢ法の一例を示している。ＤＢ法
は、その名の通り「危険な橋」を同時に通過できる人数
を制限することと等価な制御をＡＴＭセルに対して施す
ものであり、長さＴセル時間の橋の上に同時に存在可能
なセルの個数をＸ個としている。図において、１はセル
情報分岐部（ＳＢ）、２はセル遅延部（ＳＭ）、３はセ
ル制御部（ＳＣ）、４はブリッジメモリ（ＢＭ）、２０
W1〜２０Wmは夫々単一のトラヒック測定部を有する現用
系のＳ−ＵＰＣ回路、１３はＯＲゲート回路（Ｏ）であ
る。
【０００５】Ｓ−ＵＰＣ回路２０W1に注目すると、パラ
メータ保持部（ＰＭ）８１は対象セルのＶＰＩパラメー
タ、時間間隔の申告値Ｔ及びセル数の申告値Ｘを保持し
ている。この状態で、ハイウェイ上のＩＮにある時点の
セルが到来すると、セル情報分岐部１は該セルより所定
のヘッダ情報（ＶＰＩ：Virtual Pass Identifier 等）
を分岐し、セル遅延部２は該セルをポリシングの判定に
必要な時間だけ遅延させる。一方、対象セルフィルタ
（ＳＦ）５２は分岐されたＶＰＩ情報が自己のＶＰＩパ
ラメータと一致しているか否かを識別しており、もし一
致していれば識別パルスＶを出力し、これによりカウン
タ（ＣＴＲ）５５は＋１される。一方、ブリッジメモリ
４は過去の最大セル時間長ＴMAX 分のＶＰＩ情報を時系
列に記憶しており、セレクタ（ＳＥＬ）５４は申告値Ｔ
に従ってブリッジメモリ４からセル時間長Ｔだけ前のＶ
ＰＩ情報を読み出す。そして対象セルフィルタ（ＳＦ）
５３は該読み出されたＶＰＩ情報が自己のＶＰＩパラメ
ータと一致しているか否かを識別しており、もし一致し
ていれば識別パルスＶ´を出力し、これによりカウンタ
５５は−１される。
メータ保持部（ＰＭ）８１は対象セルのＶＰＩパラメー
タ、時間間隔の申告値Ｔ及びセル数の申告値Ｘを保持し
ている。この状態で、ハイウェイ上のＩＮにある時点の
セルが到来すると、セル情報分岐部１は該セルより所定
のヘッダ情報（ＶＰＩ：Virtual Pass Identifier 等）
を分岐し、セル遅延部２は該セルをポリシングの判定に
必要な時間だけ遅延させる。一方、対象セルフィルタ
（ＳＦ）５２は分岐されたＶＰＩ情報が自己のＶＰＩパ
ラメータと一致しているか否かを識別しており、もし一
致していれば識別パルスＶを出力し、これによりカウン
タ（ＣＴＲ）５５は＋１される。一方、ブリッジメモリ
４は過去の最大セル時間長ＴMAX 分のＶＰＩ情報を時系
列に記憶しており、セレクタ（ＳＥＬ）５４は申告値Ｔ
に従ってブリッジメモリ４からセル時間長Ｔだけ前のＶ
ＰＩ情報を読み出す。そして対象セルフィルタ（ＳＦ）
５３は該読み出されたＶＰＩ情報が自己のＶＰＩパラメ
ータと一致しているか否かを識別しており、もし一致し
ていれば識別パルスＶ´を出力し、これによりカウンタ
５５は−１される。
【０００６】こうして、カウンタ５５は１セル通過時間
Δｔづつ位相をずらした各規定時間Ｔの間に到来したセ
ル数ｘを時々刻々と計数している。さらにカウンタ５５
の出力のセル数の信号ｘは識別パルスＶの発生により付
勢されてコンパレータ（ＣＭＰ）５６に入力する。コン
パレータ５６はこのセル数ｘと申告値Ｘとを比較するこ
とにより、もしｘ＞Ｘの場合は制御信号ＤW1を出力し、
これによりセル遅延部２の当該セルは制御部３において
マーキングされ又は廃棄される。またｘ＞Ｘでない場合
はコンパレータ５６は制御信号ＤW1を出力せず、これに
よりセル遅延部２の当該セルは制御部３をそのまま通過
する。Ｓ−ＵＰＣ回路２０W2〜２０Wmについても同様で
ある。
Δｔづつ位相をずらした各規定時間Ｔの間に到来したセ
ル数ｘを時々刻々と計数している。さらにカウンタ５５
の出力のセル数の信号ｘは識別パルスＶの発生により付
勢されてコンパレータ（ＣＭＰ）５６に入力する。コン
パレータ５６はこのセル数ｘと申告値Ｘとを比較するこ
とにより、もしｘ＞Ｘの場合は制御信号ＤW1を出力し、
これによりセル遅延部２の当該セルは制御部３において
マーキングされ又は廃棄される。またｘ＞Ｘでない場合
はコンパレータ５６は制御信号ＤW1を出力せず、これに
よりセル遅延部２の当該セルは制御部３をそのまま通過
する。Ｓ−ＵＰＣ回路２０W2〜２０Wmについても同様で
ある。
【０００７】このように、従来は、現用系のｍ個のＵＰ
Ｃ回路によりｍ種のセルのポリシング制御を行ってい
た。しかし、これではカウンタ回路等のトラヒック測定
部に異常があってもこれを検出できないばかりか、これ
によりＵＰＣ回路は誤ったポリシング制御を続けてしま
うという問題があった。この問題はＤＢ法に限らず時間
間隔法、Ｔ−Ｘ法、ＣＡＴ−Ｍ法、ＬＢ法においても生
じる。
Ｃ回路によりｍ種のセルのポリシング制御を行ってい
た。しかし、これではカウンタ回路等のトラヒック測定
部に異常があってもこれを検出できないばかりか、これ
によりＵＰＣ回路は誤ったポリシング制御を続けてしま
うという問題があった。この問題はＤＢ法に限らず時間
間隔法、Ｔ−Ｘ法、ＣＡＴ−Ｍ法、ＬＢ法においても生
じる。
【０００８】また、従来のＤＢ法によるＵＰＣ回路では
単一のブリッジメモリに基づいてポリシング制御を行っ
ていた。しかし、これではブリッジメモリに異常があっ
てもこれを検出できないばかりか、これによってＵＰＣ
回路は誤ったポリシング制御を続けてしまうという問題
があった。
単一のブリッジメモリに基づいてポリシング制御を行っ
ていた。しかし、これではブリッジメモリに異常があっ
てもこれを検出できないばかりか、これによってＵＰＣ
回路は誤ったポリシング制御を続けてしまうという問題
があった。
【０００９】
【発明が解決しようとする課題】上記のように従来のポ
リシング制御方式では、現用系のｍ個のＵＰＣ回路によ
りｍ種のセルのポリシング制御を行っていたので、カウ
ンタ回路等のトラヒック測定部に異常があってもこれを
検出できないばかりか、これによりＵＰＣ回路は誤った
ポリシング制御を続けてしまうという問題があった。
リシング制御方式では、現用系のｍ個のＵＰＣ回路によ
りｍ種のセルのポリシング制御を行っていたので、カウ
ンタ回路等のトラヒック測定部に異常があってもこれを
検出できないばかりか、これによりＵＰＣ回路は誤った
ポリシング制御を続けてしまうという問題があった。
【００１０】また従来のＤＢ法によるＵＰＣ回路では、
単一のブリッジメモリに基づいてポリシング制御を行っ
ていたので、該ブリッジメモリに異常があってもこれを
検出できないばかりか、これによってＵＰＣ回路は誤っ
たポリシング制御を続けてしまうという問題があった。
本発明の目的は、ＵＰＣ回路の故障を的確に診断できる
ＵＰＣ回路の故障診断方式を提供することにある。
単一のブリッジメモリに基づいてポリシング制御を行っ
ていたので、該ブリッジメモリに異常があってもこれを
検出できないばかりか、これによってＵＰＣ回路は誤っ
たポリシング制御を続けてしまうという問題があった。
本発明の目的は、ＵＰＣ回路の故障を的確に診断できる
ＵＰＣ回路の故障診断方式を提供することにある。
【００１１】
【課題を解決するための手段】上記の課題は図１の構成
により解決される。即ち、本発明のＵＰＣ回路の故障診
断方式は、セルのトラヒックに関する規定情報に基づい
てセルの流量を制御するＵＰＣ回路の故障診断方式にお
いて、ｍ種のセルをポリシング制御可能な現用系のＵＰ
Ｃ回路Ｗと、ｎ種のセルをポリシング判定可能な予備系
のＵＰＣ回路Ｐとを備え、１種以上のセルに対し、２系
以上でポリシングの判定を行い、その判定結果を比較す
ることによりＵＰＣ回路の故障診断を行うものである。
により解決される。即ち、本発明のＵＰＣ回路の故障診
断方式は、セルのトラヒックに関する規定情報に基づい
てセルの流量を制御するＵＰＣ回路の故障診断方式にお
いて、ｍ種のセルをポリシング制御可能な現用系のＵＰ
Ｃ回路Ｗと、ｎ種のセルをポリシング判定可能な予備系
のＵＰＣ回路Ｐとを備え、１種以上のセルに対し、２系
以上でポリシングの判定を行い、その判定結果を比較す
ることによりＵＰＣ回路の故障診断を行うものである。
【００１２】また上記の課題は図２の構成により解決さ
れる。即ち、本発明のＵＰＣ回路の故障診断方式は、セ
ルのトラヒックに関する規定情報に基づいてセルの流量
を制御するＵＰＣ回路の故障診断方式において、ｍ種の
セルをポリシング制御可能な現用系のＵＰＣ回路Ｗと、
ｎ種のセルのトラヒックを測定可能な予備系のＵＰＣ回
路Ｐとを備え、１種以上のセルに対し、２系以上でトラ
ヒックの測定を行い、そのトラヒック測定値を比較する
ことによりＵＰＣ回路の故障診断を行うものである。
れる。即ち、本発明のＵＰＣ回路の故障診断方式は、セ
ルのトラヒックに関する規定情報に基づいてセルの流量
を制御するＵＰＣ回路の故障診断方式において、ｍ種の
セルをポリシング制御可能な現用系のＵＰＣ回路Ｗと、
ｎ種のセルのトラヒックを測定可能な予備系のＵＰＣ回
路Ｐとを備え、１種以上のセルに対し、２系以上でトラ
ヒックの測定を行い、そのトラヒック測定値を比較する
ことによりＵＰＣ回路の故障診断を行うものである。
【００１３】また上記の課題は図３の構成により解決さ
れる。即ち、本発明のＵＰＣ回路の故障診断方式は、セ
ルのトラヒックに関する規定情報に基づいてセルの流量
を制御するＵＰＣ回路の故障診断方式において、到着セ
ルの所定情報を時系列に記憶するｑ個のブリッジメモリ
４1 〜４q を備え、ブリッジメモリ４1 〜４q の内容を
２系以上で比較することによりブリッジメモリ４1 〜４
q の故障診断を行うものである。
れる。即ち、本発明のＵＰＣ回路の故障診断方式は、セ
ルのトラヒックに関する規定情報に基づいてセルの流量
を制御するＵＰＣ回路の故障診断方式において、到着セ
ルの所定情報を時系列に記憶するｑ個のブリッジメモリ
４1 〜４q を備え、ブリッジメモリ４1 〜４q の内容を
２系以上で比較することによりブリッジメモリ４1 〜４
q の故障診断を行うものである。
【００１４】
【作用】図１において、セル情報分岐部１に到来したセ
ルは、ここでＶＰＩ情報等を分岐され、セル遅延部２に
入力する。一方、分岐されたＶＰＩ情報は現用系及び予
備系のＵＰＣ回路Ｗ，Ｐに入力する。ここで現用系のＵ
ＰＣ回路Ｗはｍ種のセルをポリシング制御可能に構成さ
れており、また予備系のＵＰＣ回路Ｐは少なくともｎ種
のセルをポリシング判定可能に構成されている。そこ
で、１種以上のセルに対し、２系以上でポリシングの判
定を行い、その判定結果ＤW1〜ＤWnと１又は２以上のＤ
P1〜ＤPnとを比較することによりＵＰＣ回路の故障診断
を行う。またセル制御部３は現用系のＵＰＣ回路Ｗから
の判定結果の信号ＤW1〜ＤWnを受けることにより、該信
号ＤW1〜ＤWnが真の時はセル遅延部２の当該セルをマー
キングし又は廃棄し、該信号ＤW1〜ＤWnが偽の時は当該
セルをそのまま通過させる。
ルは、ここでＶＰＩ情報等を分岐され、セル遅延部２に
入力する。一方、分岐されたＶＰＩ情報は現用系及び予
備系のＵＰＣ回路Ｗ，Ｐに入力する。ここで現用系のＵ
ＰＣ回路Ｗはｍ種のセルをポリシング制御可能に構成さ
れており、また予備系のＵＰＣ回路Ｐは少なくともｎ種
のセルをポリシング判定可能に構成されている。そこ
で、１種以上のセルに対し、２系以上でポリシングの判
定を行い、その判定結果ＤW1〜ＤWnと１又は２以上のＤ
P1〜ＤPnとを比較することによりＵＰＣ回路の故障診断
を行う。またセル制御部３は現用系のＵＰＣ回路Ｗから
の判定結果の信号ＤW1〜ＤWnを受けることにより、該信
号ＤW1〜ＤWnが真の時はセル遅延部２の当該セルをマー
キングし又は廃棄し、該信号ＤW1〜ＤWnが偽の時は当該
セルをそのまま通過させる。
【００１５】図２において、セル情報分岐部１に到来し
たセルは、ここでＶＰＩ情報等を分岐され、セル遅延部
２に入力する。一方、分岐されたＶＰＩ情報は現用系及
び予備系のＵＰＣ回路Ｗ，Ｐに入力する。ここで現用系
のＵＰＣ回路Ｗはｍ種のセルをポリシング制御可能に構
成されており、予備系のＵＰＣ回路Ｐは少なくともｎ種
のセルのトラヒックを測定可能に構成されている。そこ
で、１種以上のセルに対し、２系以上でトラヒックの測
定を行い、そのトラヒック測定値ＣW1〜ＣWnと１又は２
以上のトラヒック測定値ＣP1〜ＣPnを比較することによ
りＵＰＣ回路の故障診断を行う。またセル制御部３は現
用系のＵＰＣ回路Ｗからのポリシングの判定結果の信号
ＤW1〜ＤWnを受けることにより、該信号ＤW1〜ＤWnが真
の時はセル遅延部２の当該セルをマーキングし又は廃棄
し、該信号ＤW1〜ＤWnが偽の時は当該セルをそのまま通
過させる。
たセルは、ここでＶＰＩ情報等を分岐され、セル遅延部
２に入力する。一方、分岐されたＶＰＩ情報は現用系及
び予備系のＵＰＣ回路Ｗ，Ｐに入力する。ここで現用系
のＵＰＣ回路Ｗはｍ種のセルをポリシング制御可能に構
成されており、予備系のＵＰＣ回路Ｐは少なくともｎ種
のセルのトラヒックを測定可能に構成されている。そこ
で、１種以上のセルに対し、２系以上でトラヒックの測
定を行い、そのトラヒック測定値ＣW1〜ＣWnと１又は２
以上のトラヒック測定値ＣP1〜ＣPnを比較することによ
りＵＰＣ回路の故障診断を行う。またセル制御部３は現
用系のＵＰＣ回路Ｗからのポリシングの判定結果の信号
ＤW1〜ＤWnを受けることにより、該信号ＤW1〜ＤWnが真
の時はセル遅延部２の当該セルをマーキングし又は廃棄
し、該信号ＤW1〜ＤWnが偽の時は当該セルをそのまま通
過させる。
【００１６】図３において、セル情報分岐部１に到来し
たセルは、ここでＶＰＩ情報等を分岐され、セル遅延部
２に入力する。一方、分岐されたＶＰＩ情報はｑ個のブ
リッジメモリ４1 〜４q 及び現用系のＵＰＣ回路Ｗに入
力する。例えばブリッジメモリ４1 はその出力のＶＰＩ
情報ＤＶＰＩ1 を現用系のＵＰＣ回路Ｗに供給してお
り、該現用系のＵＰＣ回路Ｗはこの出力のＶＰＩ情報Ｄ
ＶＰＩ1 と分岐されたＶＰＩ情報とに基づいてｍ種のセ
ルをポリシング制御している。その際に、もしブリッジ
メモリ４1 が故障しているとするとＵＰＣ回路Ｗの全体
で誤ったポリシング制御を行ってしまうが、かかる場合
にはＵＰＣ回路Ｗが悪いのか又はブリッジメモリ４1 が
悪いのかは分からない。そこで、ブリッジメモリ４1 〜
４q の内容を２系以上で比較することによりブリッジメ
モリ４1 〜４q の故障診断を行う。そして、もしブリッ
ジメモリ４1 が故障と判断された場合は現用系のＵＰＣ
回路Ｗは正常と診断できる。
たセルは、ここでＶＰＩ情報等を分岐され、セル遅延部
２に入力する。一方、分岐されたＶＰＩ情報はｑ個のブ
リッジメモリ４1 〜４q 及び現用系のＵＰＣ回路Ｗに入
力する。例えばブリッジメモリ４1 はその出力のＶＰＩ
情報ＤＶＰＩ1 を現用系のＵＰＣ回路Ｗに供給してお
り、該現用系のＵＰＣ回路Ｗはこの出力のＶＰＩ情報Ｄ
ＶＰＩ1 と分岐されたＶＰＩ情報とに基づいてｍ種のセ
ルをポリシング制御している。その際に、もしブリッジ
メモリ４1 が故障しているとするとＵＰＣ回路Ｗの全体
で誤ったポリシング制御を行ってしまうが、かかる場合
にはＵＰＣ回路Ｗが悪いのか又はブリッジメモリ４1 が
悪いのかは分からない。そこで、ブリッジメモリ４1 〜
４q の内容を２系以上で比較することによりブリッジメ
モリ４1 〜４q の故障診断を行う。そして、もしブリッ
ジメモリ４1 が故障と判断された場合は現用系のＵＰＣ
回路Ｗは正常と診断できる。
【００１７】好ましくは、単一のトラヒック測定部を有
するｍ個の現用系のＵＰＣ回路５W1〜５Wmと、単一のト
ラヒック測定部を有するｎ個の予備系のＵＰＣ回路５P1
〜５ Pnとを備える。また好ましくは、ｍ個のトラヒック
測定部を有する現用系のＵＰＣ回路６ＡW と、単一のト
ラヒック測定部を有するｎ個の予備系のＵＰＣ回路５P1
〜５Pnとを備える。
するｍ個の現用系のＵＰＣ回路５W1〜５Wmと、単一のト
ラヒック測定部を有するｎ個の予備系のＵＰＣ回路５P1
〜５ Pnとを備える。また好ましくは、ｍ個のトラヒック
測定部を有する現用系のＵＰＣ回路６ＡW と、単一のト
ラヒック測定部を有するｎ個の予備系のＵＰＣ回路５P1
〜５Pnとを備える。
【００１８】また好ましくは、ｍ個のトラヒック測定部
を有する現用系のＵＰＣ回路６ＡW と、ｎ1 乃至ｎi 個
のトラヒック測定部を有するｉ個の予備系のＵＰＣ回路
６P1〜６Piとを備える。また好ましくは、現用系のｍ個
と予備系のｎ個のトラヒック測定部を有するＵＰＣ回路
７を備える。
を有する現用系のＵＰＣ回路６ＡW と、ｎ1 乃至ｎi 個
のトラヒック測定部を有するｉ個の予備系のＵＰＣ回路
６P1〜６Piとを備える。また好ましくは、現用系のｍ個
と予備系のｎ個のトラヒック測定部を有するＵＰＣ回路
７を備える。
【００１９】また好ましくは、現用系のＵＰＣ回路Ｗ又
は予備系のＵＰＣ回路Ｐは指定によりトラヒック測定部
を単位に現用系のＵＰＣ回路Ｗとしても予備系のＵＰＣ
回路Ｐとしても機能するように構成されている。また好
ましくは、現用系のＵＰＣ回路Ｗでｍよりも小さいｋ種
のセルのポリシング制御を行い、残りの１乃至ｍ−ｋ個
のトラヒック測定部を予備系のＵＰＣ回路Ｐとして機能
させる。
は予備系のＵＰＣ回路Ｐは指定によりトラヒック測定部
を単位に現用系のＵＰＣ回路Ｗとしても予備系のＵＰＣ
回路Ｐとしても機能するように構成されている。また好
ましくは、現用系のＵＰＣ回路Ｗでｍよりも小さいｋ種
のセルのポリシング制御を行い、残りの１乃至ｍ−ｋ個
のトラヒック測定部を予備系のＵＰＣ回路Ｐとして機能
させる。
【００２０】また好ましくは、現用系のＵＰＣ回路Ｗ又
は予備系のＵＰＣ回路Ｐは指定によりトラヒック測定部
を単位に使用又は不使用の状態になるように構成されて
いる。また好ましくは、現用系のＵＰＣ回路Ｗ又は予備
系のＵＰＣ回路Ｐはトラヒック測定部を単位に対象セル
を変更可能に構成されている。
は予備系のＵＰＣ回路Ｐは指定によりトラヒック測定部
を単位に使用又は不使用の状態になるように構成されて
いる。また好ましくは、現用系のＵＰＣ回路Ｗ又は予備
系のＵＰＣ回路Ｐはトラヒック測定部を単位に対象セル
を変更可能に構成されている。
【００２１】また好ましくは、予備系のＵＰＣ回路Ｐの
対象セルの変更はサイクリックに行う。また好ましく
は、予備系のＵＰＣ回路Ｐの対象セルの変更は制御テー
ブルの情報に従って行う。また好ましくは、制御テーブ
ルの情報は変更可能に構成されている。
対象セルの変更はサイクリックに行う。また好ましく
は、予備系のＵＰＣ回路Ｐの対象セルの変更は制御テー
ブルの情報に従って行う。また好ましくは、制御テーブ
ルの情報は変更可能に構成されている。
【００２２】また好ましくは、３系以上で同一条件の情
報を比較することにより多数決処理により故障箇所を切
り分ける。また好ましくは、現用系の故障検出時には予
備系に切り換える。
報を比較することにより多数決処理により故障箇所を切
り分ける。また好ましくは、現用系の故障検出時には予
備系に切り換える。
【００２３】
【実施例】以下、添付図面に従って本発明による実施例
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図４は第１実施例の故
障診断方式の構成を示す図で、単一のトラヒック測定部
を有するｍ個の現用系のＵＰＣ回路とｎ個の予備系のＵ
ＰＣ回路とを備え、これらのポリシングの判定結果を比
較する場合を示している。図において、１はセル情報分
岐部（ＳＢ）、２はセル遅延部（ＳＭ）、３はセル制御
部（ＳＣ）、４はブリッジメモリ（ＢＭ）、５ＡW1〜５
ＡWmは夫々単一のトラヒック測定部を有する現用系のＳ
−ＵＰＣ回路、５Ａp1〜５Ａpnは同予備系のＳ−ＵＰＣ
回路、８は割込処理回路（ＩＮＴＣ）、９はＵＰＣ回路
への各種パラメータのセットとＵＰＣ回路の故障診断を
行うＣＰＵである。
を詳細に説明する。なお、全図を通して同一符号は同一
又は相当部分を示すものとする。図４は第１実施例の故
障診断方式の構成を示す図で、単一のトラヒック測定部
を有するｍ個の現用系のＵＰＣ回路とｎ個の予備系のＵ
ＰＣ回路とを備え、これらのポリシングの判定結果を比
較する場合を示している。図において、１はセル情報分
岐部（ＳＢ）、２はセル遅延部（ＳＭ）、３はセル制御
部（ＳＣ）、４はブリッジメモリ（ＢＭ）、５ＡW1〜５
ＡWmは夫々単一のトラヒック測定部を有する現用系のＳ
−ＵＰＣ回路、５Ａp1〜５Ａpnは同予備系のＳ−ＵＰＣ
回路、８は割込処理回路（ＩＮＴＣ）、９はＵＰＣ回路
への各種パラメータのセットとＵＰＣ回路の故障診断を
行うＣＰＵである。
【００２４】ＣＰＵ９は予め共通バス１２を介して各Ｓ
−ＵＰＣ回路５ＡW1〜５Ａpnのレジスタメモリ（ＲＭ）
５１に対象セルのＶＰＩパラメータ、時間間隔の申告値
Ｔ、セル数の申告値Ｘ及び現用／予備の制御情報Ｓを設
定している。この状態で、ハイウェイ上のＩＮにある時
点のセルが到来すると、セル情報分岐部１は該セルより
ＶＰＩ情報を分岐し、セル遅延部２は該セルをポリシン
グの判定に必要な時間だけ遅延させる。
−ＵＰＣ回路５ＡW1〜５Ａpnのレジスタメモリ（ＲＭ）
５１に対象セルのＶＰＩパラメータ、時間間隔の申告値
Ｔ、セル数の申告値Ｘ及び現用／予備の制御情報Ｓを設
定している。この状態で、ハイウェイ上のＩＮにある時
点のセルが到来すると、セル情報分岐部１は該セルより
ＶＰＩ情報を分岐し、セル遅延部２は該セルをポリシン
グの判定に必要な時間だけ遅延させる。
【００２５】現用系のＳ−ＵＰＣ回路５ＡW1に注目する
と、対象セルフィルタ（ＳＦ）５２は分岐されたＶＰＩ
情報が自己のＶＰＩパラメータと一致しているか否かを
識別しており、もし一致していれば識別パルスＶを出力
し、これによりカウンタ（ＣＴＲ）５５は＋１される。
一方、ブリッジメモリ４は過去の最大セル時間長ＴMA X
分のＶＰＩ情報を時系列に記憶しており、セレクタ（Ｓ
ＥＬ）５４は申告値Ｔに従ってブリッジメモリ４よりセ
ル時間長Ｔだけ前のＶＰＩ情報を読み出す。そして対象
セルフィルタ（ＳＦ）５３は該読み出されたＶＰＩ情報
が自己のＶＰＩパラメータと一致しているか否かを識別
しており、もし一致していれば識別パルスＶ´を出力
し、これによりカウンタ５５は−１される。こうして、
カウンタ５５は１セル通過時間Δｔづつ位相をずらした
各規定時間Ｔの間に到来したセル数ｘを時々刻々と計数
している。さらにこのカウンタ５５の出力のセル数の信
号ｘは識別パルスＶにより付勢されてコンパレータ（Ｃ
ＭＰ）５６に入力し、該コンパレータ５６はこのセル数
ｘと申告値Ｘとを比較する。
と、対象セルフィルタ（ＳＦ）５２は分岐されたＶＰＩ
情報が自己のＶＰＩパラメータと一致しているか否かを
識別しており、もし一致していれば識別パルスＶを出力
し、これによりカウンタ（ＣＴＲ）５５は＋１される。
一方、ブリッジメモリ４は過去の最大セル時間長ＴMA X
分のＶＰＩ情報を時系列に記憶しており、セレクタ（Ｓ
ＥＬ）５４は申告値Ｔに従ってブリッジメモリ４よりセ
ル時間長Ｔだけ前のＶＰＩ情報を読み出す。そして対象
セルフィルタ（ＳＦ）５３は該読み出されたＶＰＩ情報
が自己のＶＰＩパラメータと一致しているか否かを識別
しており、もし一致していれば識別パルスＶ´を出力
し、これによりカウンタ５５は−１される。こうして、
カウンタ５５は１セル通過時間Δｔづつ位相をずらした
各規定時間Ｔの間に到来したセル数ｘを時々刻々と計数
している。さらにこのカウンタ５５の出力のセル数の信
号ｘは識別パルスＶにより付勢されてコンパレータ（Ｃ
ＭＰ）５６に入力し、該コンパレータ５６はこのセル数
ｘと申告値Ｘとを比較する。
【００２６】ここで、現用／予備の制御情報Ｓ＝１の時
は現用系のＳ−ＵＰＣ回路５ＡW1は現用であり、その時
のコンパレータ５６の判定結果はＡＮＤゲート回路５７
を介してＯＲゲート回路１３に入力し、到着セルのポリ
シング制御を実際に行う。即ち、もしｘ＞Ｘの時はＡＮ
Ｄゲート回路５７の出力のセル制御信号ＤW1＝１であ
り、これによりセル遅延部２の当該セルは制御部３にお
いてマーキングされ又は廃棄される。またｘ＞Ｘでない
時はセル制御信号ＤW1＝０であり、これによりセル遅延
部２の当該セルは制御部３をそのまま通過する。さらに
このセル制御信号ＤW1は割込処理回路８にも入力してお
り、ＣＰＵ９に対して実際のポリシングの制御結果の情
報ＤW1を提供する。また現用／予備の制御情報Ｓ＝０の
時は現用系のＳ−ＵＰＣ回路５ＡW1は予備であり、その
時のコンパレータ５６の判定結果はＡＮＤゲート回路５
８を介して割込処理回路８に入力し、ＣＰＵ９に対して
ポリシングの判定結果の情報ＤW1´を提供する。他のＳ
−ＵＰＣ回路５ＡW2〜５ＡPnについても同様である。
は現用系のＳ−ＵＰＣ回路５ＡW1は現用であり、その時
のコンパレータ５６の判定結果はＡＮＤゲート回路５７
を介してＯＲゲート回路１３に入力し、到着セルのポリ
シング制御を実際に行う。即ち、もしｘ＞Ｘの時はＡＮ
Ｄゲート回路５７の出力のセル制御信号ＤW1＝１であ
り、これによりセル遅延部２の当該セルは制御部３にお
いてマーキングされ又は廃棄される。またｘ＞Ｘでない
時はセル制御信号ＤW1＝０であり、これによりセル遅延
部２の当該セルは制御部３をそのまま通過する。さらに
このセル制御信号ＤW1は割込処理回路８にも入力してお
り、ＣＰＵ９に対して実際のポリシングの制御結果の情
報ＤW1を提供する。また現用／予備の制御情報Ｓ＝０の
時は現用系のＳ−ＵＰＣ回路５ＡW1は予備であり、その
時のコンパレータ５６の判定結果はＡＮＤゲート回路５
８を介して割込処理回路８に入力し、ＣＰＵ９に対して
ポリシングの判定結果の情報ＤW1´を提供する。他のＳ
−ＵＰＣ回路５ＡW2〜５ＡPnについても同様である。
【００２７】ＣＰＵ９は１種以上のセルに対し、２系以
上でポリシングの制御と判定を行い、これらの判定結果
を比較することによりＳ−ＵＰＣ回路の故障診断を行
う。即ち、ハイウェイ上にセルが到着し、ポリシングの
判定信号ＤW1〜ＤPn´のいずれか一つ以上が発生する
と、これらは略同時にラッチ回路（ＬＴＣＨ）８１にラ
ッチする。ＯＲゲート回路（Ｏ）８２はその出力を論理
ＯＲすることによりＣＰＵ９に割込要求ＩＲＱを発生す
る。ＣＰＵ９はこの割込要求ＩＲＱを受け付けることに
より共通バス１２を介してラッチ回路８１のラッチデー
タを読み取る。そして同一の対象セル同士のポリシング
結果を比較し、一致していなければ当該Ｓ−ＵＰＣ回路
に故障があると診断する。また同一のＶＰＩパラメータ
を３以上の奇数個のＳ−ＵＰＣ回路に指定し、これらの
ポリシング結果の多数決処理により故障しているＳ−Ｕ
ＰＣ回路を切り分けることも可能である。また現用系の
Ｓ−ＵＰＣ回路５ＡW1〜５ＡWmで故障を検出した場合は
予備系のＳ−ＵＰＣ回路５Ａp1〜５Ａpnを現用としてポ
リシング制御を行うことも可能である。以下に、ＣＰＵ
９による故障診断処理の具体例を説明する。
上でポリシングの制御と判定を行い、これらの判定結果
を比較することによりＳ−ＵＰＣ回路の故障診断を行
う。即ち、ハイウェイ上にセルが到着し、ポリシングの
判定信号ＤW1〜ＤPn´のいずれか一つ以上が発生する
と、これらは略同時にラッチ回路（ＬＴＣＨ）８１にラ
ッチする。ＯＲゲート回路（Ｏ）８２はその出力を論理
ＯＲすることによりＣＰＵ９に割込要求ＩＲＱを発生す
る。ＣＰＵ９はこの割込要求ＩＲＱを受け付けることに
より共通バス１２を介してラッチ回路８１のラッチデー
タを読み取る。そして同一の対象セル同士のポリシング
結果を比較し、一致していなければ当該Ｓ−ＵＰＣ回路
に故障があると診断する。また同一のＶＰＩパラメータ
を３以上の奇数個のＳ−ＵＰＣ回路に指定し、これらの
ポリシング結果の多数決処理により故障しているＳ−Ｕ
ＰＣ回路を切り分けることも可能である。また現用系の
Ｓ−ＵＰＣ回路５ＡW1〜５ＡWmで故障を検出した場合は
予備系のＳ−ＵＰＣ回路５Ａp1〜５Ａpnを現用としてポ
リシング制御を行うことも可能である。以下に、ＣＰＵ
９による故障診断処理の具体例を説明する。
【００２８】図５はＣＰＵによる故障診断処理のフロー
チャートである。システムに電源投入するとＰＷＲ−Ｏ
Ｎの処理に入力する。ステップＳ１ではスケジュールカ
ウンタＳＣをリセットし、ステップＳ２では全ＵＰＣ回
路５ＡW1〜５ＡPnにパラメータを初期設定する。ステッ
プＳ３ではＣＰＵ内蔵の所定時間間隔ｔのタイマをスタ
ートさせ、ステップＳ４ではタイマ及び外部からのポリ
シング判定による割込を許可する。続くステップＳ５で
はＣＰＵ９はＩＤＬＥ状態又は他の処理を実行してい
る。
チャートである。システムに電源投入するとＰＷＲ−Ｏ
Ｎの処理に入力する。ステップＳ１ではスケジュールカ
ウンタＳＣをリセットし、ステップＳ２では全ＵＰＣ回
路５ＡW1〜５ＡPnにパラメータを初期設定する。ステッ
プＳ３ではＣＰＵ内蔵の所定時間間隔ｔのタイマをスタ
ートさせ、ステップＳ４ではタイマ及び外部からのポリ
シング判定による割込を許可する。続くステップＳ５で
はＣＰＵ９はＩＤＬＥ状態又は他の処理を実行してい
る。
【００２９】タイマ割込が発生するとＴ−ＩＮＴの処理
に入力する。ステップＳ１１では割込を不許可にし、ス
テップＳ１２ではスケジュールカウンタＳＣに＋１す
る。ステップＳ１３ではＳＣ＝ｍか否かの判別を行い、
もしＳＣ＝ｍならステップＳ１４でスケジュールカウン
タＳＣをリセットする。またＳＣ＝ｍでない場合はステ
ップＳ１４をスキップする。ステップＳ１５ではスケジ
ュールカウンタＳＣの内容に従って現用系のＵＰＣ回路
に対し予備系のどのＵＰＣ回路を予備とするかのスケジ
ュールをシフトする。こうすれば、ｍよりも少ないｎ個
の予備系のＵＰＣ回路によってｍ個の現用系のＵＰＣ回
路を順番に検査でき、効率の良い診断が行える。例えば
予備系のＵＰＣ回路が１個の場合は、現用系のｍ個のＵ
ＰＣ回路を（ｔ×ｍ）の周期で定期的に診断できる。あ
るいは、スケジュールカウンタＳＣによって予備スケジ
ュールテーブル１００をアクセスし、そこから読み出し
た予備スケジュールの情報に従って冗長系の態様を変え
るようにしても良い。こうすれば、ある現用系のＵＰＣ
回路が故障しており、これに代わって予備系のＵＰＣ回
路が現用となっているような複雑なケースが生じていて
も、スケジュール変更を簡単に行える。なお、予備スケ
ジュールテーブル１００の内容は書換え可能である。ス
テップＳ１６では割込を許可し、メインルーチンに戻
る。
に入力する。ステップＳ１１では割込を不許可にし、ス
テップＳ１２ではスケジュールカウンタＳＣに＋１す
る。ステップＳ１３ではＳＣ＝ｍか否かの判別を行い、
もしＳＣ＝ｍならステップＳ１４でスケジュールカウン
タＳＣをリセットする。またＳＣ＝ｍでない場合はステ
ップＳ１４をスキップする。ステップＳ１５ではスケジ
ュールカウンタＳＣの内容に従って現用系のＵＰＣ回路
に対し予備系のどのＵＰＣ回路を予備とするかのスケジ
ュールをシフトする。こうすれば、ｍよりも少ないｎ個
の予備系のＵＰＣ回路によってｍ個の現用系のＵＰＣ回
路を順番に検査でき、効率の良い診断が行える。例えば
予備系のＵＰＣ回路が１個の場合は、現用系のｍ個のＵ
ＰＣ回路を（ｔ×ｍ）の周期で定期的に診断できる。あ
るいは、スケジュールカウンタＳＣによって予備スケジ
ュールテーブル１００をアクセスし、そこから読み出し
た予備スケジュールの情報に従って冗長系の態様を変え
るようにしても良い。こうすれば、ある現用系のＵＰＣ
回路が故障しており、これに代わって予備系のＵＰＣ回
路が現用となっているような複雑なケースが生じていて
も、スケジュール変更を簡単に行える。なお、予備スケ
ジュールテーブル１００の内容は書換え可能である。ス
テップＳ１６では割込を許可し、メインルーチンに戻
る。
【００３０】ポリシングの判定による割込が発生すると
Ｓ−ＩＮＴの処理に入力する。ステップＳ２１では割込
を不許可にし、ステップＳ２２ではラッチ回路８１の内
容を読み取る。ステップＳ２３では該読み取ったラッチ
データを比較し、ステップＳ２４では現用と１又は２以
上の予備との間でポリシングの判定結果が一致している
か否かの判定を行う。もし一致していない場合はステッ
プＳ２５に進み、ＵＰＣ回路を切り換える等の処理を行
う。また必要なら予備スケジュールテーブル１００の内
容を更新する。また一致している場合はステップＳ２５
をスキップする。ステップＳ２６では割込を許可し、メ
インルーチンに戻る。
Ｓ−ＩＮＴの処理に入力する。ステップＳ２１では割込
を不許可にし、ステップＳ２２ではラッチ回路８１の内
容を読み取る。ステップＳ２３では該読み取ったラッチ
データを比較し、ステップＳ２４では現用と１又は２以
上の予備との間でポリシングの判定結果が一致している
か否かの判定を行う。もし一致していない場合はステッ
プＳ２５に進み、ＵＰＣ回路を切り換える等の処理を行
う。また必要なら予備スケジュールテーブル１００の内
容を更新する。また一致している場合はステップＳ２５
をスキップする。ステップＳ２６では割込を許可し、メ
インルーチンに戻る。
【００３１】図６はポリシングの判定結果による診断の
具体例を説明する図である。例えば現用系のＳ−ＵＰＣ
回路５ＡW1はＶＰＩパラメータ＝１で、Ｓ＝１（現用）
とする。同５ＡW2はＶＰＩパラメータ＝２で、Ｓ＝１と
する。同５ＡW3についてはＶＰＩパラメータ＝０とした
のでこのＳ−ＵＰＣ回路５ＡW3は不使用である。従って
Ｓは意味を持たない。なお、ＶＰＩパラメータ＝０とす
る代わりにＳ−ＵＰＣ回路を使用／不使用とするような
制御情報を設定するように構成しても良い。一方、予備
系のＳ−ＵＰＣ回路５Ａp1はＶＰＩパラメータ＝１で、
Ｓ＝０（５ＡW1の予備）とする。同５Ａp2，５Ａp3は共
にＶＰＩパラメータ＝２で、共にＳ＝０（５ＡW2の予
備）とする。
具体例を説明する図である。例えば現用系のＳ−ＵＰＣ
回路５ＡW1はＶＰＩパラメータ＝１で、Ｓ＝１（現用）
とする。同５ＡW2はＶＰＩパラメータ＝２で、Ｓ＝１と
する。同５ＡW3についてはＶＰＩパラメータ＝０とした
のでこのＳ−ＵＰＣ回路５ＡW3は不使用である。従って
Ｓは意味を持たない。なお、ＶＰＩパラメータ＝０とす
る代わりにＳ−ＵＰＣ回路を使用／不使用とするような
制御情報を設定するように構成しても良い。一方、予備
系のＳ−ＵＰＣ回路５Ａp1はＶＰＩパラメータ＝１で、
Ｓ＝０（５ＡW1の予備）とする。同５Ａp2，５Ａp3は共
にＶＰＩパラメータ＝２で、共にＳ＝０（５ＡW2の予
備）とする。
【００３２】ケースＣ1 では全ＵＰＣ回路５ＡW1〜５Ａ
P3のポリシングの判定結果が「０」であり、この場合は
割込は発生しない。ＣＰＵ９で比較を行わなくても全出
力は一致しているから問題はない。ケースＣ2 では現用
のＳ−ＵＰＣ回路５ＡW1がセル制御信号ＤW1を発生した
結果、割込が発生している。これによりＣＰＵ９はラッ
チ回路８１のラッチデータを読み取り、比較を行う。現
用と予備とは同じ動作をしているのでＤW1とＤP1´とは
一致するはずである。しかるに、ケースＣ2 ではＤW1＝
１、かつＤP1´＝０であり、両者は一致していない。こ
れによりＣＰＵ９はＳ−ＵＰＣ回路５ＡW1と５ＡP1のい
ずれかに障害があると診断できる。ケースＣ3 ではＤW1
＝０、かつＤP1´＝１であり、同様にして障害と診断で
きる。しかし、ケースＣ4 ではＤW1＝１、かつＤP1´＝
１であり、両者は一致している。これによりＣＰＵ９は
Ｓ−ＵＰＣ回路５ＡW1と５ＡP1とが共に正常であると診
断できる。
P3のポリシングの判定結果が「０」であり、この場合は
割込は発生しない。ＣＰＵ９で比較を行わなくても全出
力は一致しているから問題はない。ケースＣ2 では現用
のＳ−ＵＰＣ回路５ＡW1がセル制御信号ＤW1を発生した
結果、割込が発生している。これによりＣＰＵ９はラッ
チ回路８１のラッチデータを読み取り、比較を行う。現
用と予備とは同じ動作をしているのでＤW1とＤP1´とは
一致するはずである。しかるに、ケースＣ2 ではＤW1＝
１、かつＤP1´＝０であり、両者は一致していない。こ
れによりＣＰＵ９はＳ−ＵＰＣ回路５ＡW1と５ＡP1のい
ずれかに障害があると診断できる。ケースＣ3 ではＤW1
＝０、かつＤP1´＝１であり、同様にして障害と診断で
きる。しかし、ケースＣ4 ではＤW1＝１、かつＤP1´＝
１であり、両者は一致している。これによりＣＰＵ９は
Ｓ−ＵＰＣ回路５ＡW1と５ＡP1とが共に正常であると診
断できる。
【００３３】更にケースＣ5 ではＤW2＝１で、かつＤP2
´，ＤP3´が共に「０」である。この場合は多数決処理
により現用のＳ−ＵＰＣ回路５ＡW2に障害があると診断
できる。さらにこの場合は、予備のＳ−ＵＰＣ回路５Ａ
P2の制御情報Ｓを「１」にセットして現用と成し、かつ
現用のＳ−ＵＰＣ回路５ＡW2のＶＰＩパラメータを
「０」にセットして不使用にすることも可能である。以
下同様にして、ケースＣ6 では予備のＳ−ＵＰＣ回路５
ＡP2が、ケースＣ7 ，Ｃ8 では同５ＡP3が、ケースＣ9
では同５ＡP1が、ケースＣ10では現用のＳ−ＵＰＣ回路
５ＡW2が夫々障害と診断できる。しかし、ケースＣ11で
はＤW2＝１、かつＤP2´，ＤP3´が共に「１」であり、
三者は一致している。これによりＣＰＵ９はＳ−ＵＰＣ
回路５ＡW2、５ＡP2及び５ＡP3が全て正常であると診断
できる。
´，ＤP3´が共に「０」である。この場合は多数決処理
により現用のＳ−ＵＰＣ回路５ＡW2に障害があると診断
できる。さらにこの場合は、予備のＳ−ＵＰＣ回路５Ａ
P2の制御情報Ｓを「１」にセットして現用と成し、かつ
現用のＳ−ＵＰＣ回路５ＡW2のＶＰＩパラメータを
「０」にセットして不使用にすることも可能である。以
下同様にして、ケースＣ6 では予備のＳ−ＵＰＣ回路５
ＡP2が、ケースＣ7 ，Ｃ8 では同５ＡP3が、ケースＣ9
では同５ＡP1が、ケースＣ10では現用のＳ−ＵＰＣ回路
５ＡW2が夫々障害と診断できる。しかし、ケースＣ11で
はＤW2＝１、かつＤP2´，ＤP3´が共に「１」であり、
三者は一致している。これによりＣＰＵ９はＳ−ＵＰＣ
回路５ＡW2、５ＡP2及び５ＡP3が全て正常であると診断
できる。
【００３４】図７は第２実施例の故障診断方式の構成を
示す図で、トラヒック測定値を比較する場合を示してい
る。図において、５ＢW1〜５ＢWmは夫々単一のトラヒッ
ク測定部を有する現用系のＳ−ＵＰＣ回路、５Ｂp1〜５
Ｂpnは同予備系のＳ−ＵＰＣ回路である。Ｓ−ＵＰＣ回
路５ＢW1に注目すると、現用／予備の制御信号Ｓ＝１の
時は現用系のＳ−ＵＰＣ回路５ＢW1は現用であり、その
時のコンパレータ５６の判定結果はＡＮＤゲート回路５
７を介してＯＲゲート回路１３に入力し、セルのポリシ
ング制御を実際に行う。また制御信号Ｓ＝０の時は現用
系のＳ−ＵＰＣ回路５ＢW1は予備であり、この場合はＡ
ＮＤゲート回路５７が消勢されているので、セルのポリ
シング制御は行わない。一方、カウンタ５５の出力のセ
ル数の信号ｘは識別パルスＶの発生により付勢されてお
り、ＡＮＤゲート回路５９からはＳ−ＵＰＣ回路５ＢW1
の現用／予備にかかわらずセル数の信号ＣW1が出力され
る。他のＳ−ＵＰＣ回路５ＢW2〜５ＢPnについても同様
である。
示す図で、トラヒック測定値を比較する場合を示してい
る。図において、５ＢW1〜５ＢWmは夫々単一のトラヒッ
ク測定部を有する現用系のＳ−ＵＰＣ回路、５Ｂp1〜５
Ｂpnは同予備系のＳ−ＵＰＣ回路である。Ｓ−ＵＰＣ回
路５ＢW1に注目すると、現用／予備の制御信号Ｓ＝１の
時は現用系のＳ−ＵＰＣ回路５ＢW1は現用であり、その
時のコンパレータ５６の判定結果はＡＮＤゲート回路５
７を介してＯＲゲート回路１３に入力し、セルのポリシ
ング制御を実際に行う。また制御信号Ｓ＝０の時は現用
系のＳ−ＵＰＣ回路５ＢW1は予備であり、この場合はＡ
ＮＤゲート回路５７が消勢されているので、セルのポリ
シング制御は行わない。一方、カウンタ５５の出力のセ
ル数の信号ｘは識別パルスＶの発生により付勢されてお
り、ＡＮＤゲート回路５９からはＳ−ＵＰＣ回路５ＢW1
の現用／予備にかかわらずセル数の信号ＣW1が出力され
る。他のＳ−ＵＰＣ回路５ＢW2〜５ＢPnについても同様
である。
【００３５】ＣＰＵ９は１種以上のセルに対し、２系以
上でポリシングの制御とトラヒックの測定を行い、これ
らのトラヒック測定値を比較することによりＳ−ＵＰＣ
回路の故障診断を行う。即ち、ハイウェイ上にセルが到
着し、これによりトラヒック測定値ＣW1〜ＣPnのいずれ
か一つ以上が発生すると、これらはラッチ回路８１にラ
ッチする。ＯＲゲート回路８２はその出力を論理ＯＲす
ることによりＣＰＵ９に割込要求ＩＲＱを発生する。Ｃ
ＰＵ９はこの割込要求ＩＲＱを受け付けるこにより共通
バス１２を介してラッチ回路８１のラッチデータを読み
取る。さらに同一の対象セル同士のトラヒック測定値を
比較し、一致していなければＵＰＣ回路に故障があると
診断する。また同一のＶＰＩパラメータを３以上の奇数
個のＵＰＣ回路に指定し、これらのトラヒック測定値の
多数決処理により故障しているＵＰＣ回路を切り分ける
ことも可能である。また現用系のＵＰＣ回路で故障を検
出した場合は予備系のＵＰＣ回路を現用としてポリシン
グ制御を行うことも可能である。
上でポリシングの制御とトラヒックの測定を行い、これ
らのトラヒック測定値を比較することによりＳ−ＵＰＣ
回路の故障診断を行う。即ち、ハイウェイ上にセルが到
着し、これによりトラヒック測定値ＣW1〜ＣPnのいずれ
か一つ以上が発生すると、これらはラッチ回路８１にラ
ッチする。ＯＲゲート回路８２はその出力を論理ＯＲす
ることによりＣＰＵ９に割込要求ＩＲＱを発生する。Ｃ
ＰＵ９はこの割込要求ＩＲＱを受け付けるこにより共通
バス１２を介してラッチ回路８１のラッチデータを読み
取る。さらに同一の対象セル同士のトラヒック測定値を
比較し、一致していなければＵＰＣ回路に故障があると
診断する。また同一のＶＰＩパラメータを３以上の奇数
個のＵＰＣ回路に指定し、これらのトラヒック測定値の
多数決処理により故障しているＵＰＣ回路を切り分ける
ことも可能である。また現用系のＵＰＣ回路で故障を検
出した場合は予備系のＵＰＣ回路を現用としてポリシン
グ制御を行うことも可能である。
【００３６】図８はトラヒック測定値による診断の具体
例を説明する図である。例えば現用系のＳ−ＵＰＣ回路
５ＢW1はＶＰＩパラメータ＝１で、Ｓ＝１（現用）とす
る。同５ＢW2はＶＰＩパラメータ＝２で、Ｓ＝１とす
る。同５ＢW3については、本来は現用系のＵＰＣ回路で
あるが、ここではＳ−ＵＰＣ回路５ＢW1の予備として使
用する。一方、予備系のＳ−ＵＰＣ回路５Ｂp1もＳ−Ｕ
ＰＣ回路５ＢW1の予備である。更に同５Ｂp2，５Ｂp3は
Ｓ−ＵＰＣ回路５ＢW2の予備である。
例を説明する図である。例えば現用系のＳ−ＵＰＣ回路
５ＢW1はＶＰＩパラメータ＝１で、Ｓ＝１（現用）とす
る。同５ＢW2はＶＰＩパラメータ＝２で、Ｓ＝１とす
る。同５ＢW3については、本来は現用系のＵＰＣ回路で
あるが、ここではＳ−ＵＰＣ回路５ＢW1の予備として使
用する。一方、予備系のＳ−ＵＰＣ回路５Ｂp1もＳ−Ｕ
ＰＣ回路５ＢW1の予備である。更に同５Ｂp2，５Ｂp3は
Ｓ−ＵＰＣ回路５ＢW2の予備である。
【００３７】ケースＣ1 では全ＵＰＣ回路の出力のセル
数の信号ＣW1〜ＣP3が「０」であり、この場合は割込は
発生しない。ケースＣ2 ではセル数の信号ＣW1，ＣW3及
びＣ P1が発生した結果、割込が発生している。これによ
りＣＰＵ９はラッチ回路８１のラッチデータを読み取
り、これらの間で比較を行う。現用と予備とは同じ動作
をしているのでセル数の信号ＣW1，ＣW3及びＣP1は一致
するはずである。しかるに、ケースＣ2 では信号ＣW1の
みが一致していない。従って多数決処理により現用のＳ
−ＵＰＣ回路５ＢW1に障害があると診断できる。同様に
して、ケースＣ3 ではＳ−ＵＰＣ回路５ＢP1に障害があ
ると診断できる。しかし、ケースＣ4 ではセル数の信号
ＣW1，ＣW3及びＣP1が一致している。従ってＳ−ＵＰＣ
回路５ＢW1，５ＢW3及び５ＢP1が共に正常であると診断
できる。ケースＣ5 〜Ｃ11についても同様である。
数の信号ＣW1〜ＣP3が「０」であり、この場合は割込は
発生しない。ケースＣ2 ではセル数の信号ＣW1，ＣW3及
びＣ P1が発生した結果、割込が発生している。これによ
りＣＰＵ９はラッチ回路８１のラッチデータを読み取
り、これらの間で比較を行う。現用と予備とは同じ動作
をしているのでセル数の信号ＣW1，ＣW3及びＣP1は一致
するはずである。しかるに、ケースＣ2 では信号ＣW1の
みが一致していない。従って多数決処理により現用のＳ
−ＵＰＣ回路５ＢW1に障害があると診断できる。同様に
して、ケースＣ3 ではＳ−ＵＰＣ回路５ＢP1に障害があ
ると診断できる。しかし、ケースＣ4 ではセル数の信号
ＣW1，ＣW3及びＣP1が一致している。従ってＳ−ＵＰＣ
回路５ＢW1，５ＢW3及び５ＢP1が共に正常であると診断
できる。ケースＣ5 〜Ｃ11についても同様である。
【００３８】第２実施例によれば、トラヒック測定値を
比較するので、故障の状態が具体的に把握できる上、ポ
リシングの判定結果を待たずとも、故障の存在を早期に
発見できる。図９は第３実施例の故障診断方式の構成を
示す図で、ｍ個のトラヒック測定部を有する現用系のＵ
ＰＣ回路と、単一のトラヒック測定部を有するｎ個の予
備系のＵＰＣ回路とを備え、これらのポリシングの判定
結果を比較する場合を示している。図において、６ＡW
はｍ個のトラヒック測定部を有する現用系のＵＰＣ回路
である。
比較するので、故障の状態が具体的に把握できる上、ポ
リシングの判定結果を待たずとも、故障の存在を早期に
発見できる。図９は第３実施例の故障診断方式の構成を
示す図で、ｍ個のトラヒック測定部を有する現用系のＵ
ＰＣ回路と、単一のトラヒック測定部を有するｎ個の予
備系のＵＰＣ回路とを備え、これらのポリシングの判定
結果を比較する場合を示している。図において、６ＡW
はｍ個のトラヒック測定部を有する現用系のＵＰＣ回路
である。
【００３９】Ｍ−ＵＰＣ回路６ＡW において、レジスタ
メモリ（ＲＭ）６１は、予めＣＰＵ９からの設定によ
り、ｍ個のトラヒック測定部についての各ＶＰＩパラメ
ータＶＰＩ1 〜ＶＰＩm 、時間間隔の申告値Ｔ1 〜
Ｔm 、セル数の申告値Ｘ1 〜Ｘm 及び現用／予備の制御
情報Ｓ1 〜Ｓm を保持している。このうちＶＰＩ1 〜Ｖ
ＰＩ m 及びＴ1 〜Ｔm については常時出力されている
が、Ｘ1 〜Ｘm 及びＳ1 〜Ｓm については識別パルスＶ
1 〜Ｖm の入力により対応するＸ1 〜Ｘm 及びＳ1 〜Ｓ
m が読み出される。
メモリ（ＲＭ）６１は、予めＣＰＵ９からの設定によ
り、ｍ個のトラヒック測定部についての各ＶＰＩパラメ
ータＶＰＩ1 〜ＶＰＩm 、時間間隔の申告値Ｔ1 〜
Ｔm 、セル数の申告値Ｘ1 〜Ｘm 及び現用／予備の制御
情報Ｓ1 〜Ｓm を保持している。このうちＶＰＩ1 〜Ｖ
ＰＩ m 及びＴ1 〜Ｔm については常時出力されている
が、Ｘ1 〜Ｘm 及びＳ1 〜Ｓm については識別パルスＶ
1 〜Ｖm の入力により対応するＸ1 〜Ｘm 及びＳ1 〜Ｓ
m が読み出される。
【００４０】現用／予備の制御情報Ｓ1 ＝１の時は識別
パルスＶ1 に係るトラヒック測定部は現用であり、その
時のコンパレータ５６の判定結果（ｘ1 ＞Ｘ1 ）はＡＮ
Ｄゲート回路５７を介してＯＲゲート回路１３に入力
し、セルのポリシング制御を実際に行う。さらにこのＡ
ＮＤゲート回路５７の出力のセル制御信号ＤW1は割込処
理回路８にも入力しており、ＣＰＵ９に対して実際のポ
リシング結果の情報を提供する。また制御情報Ｓ1 ＝０
の時は識別パルスＶ1 に係るトラヒック測定部は予備で
あり、その時のコンパレータ５６の判定結果（ｘ1 ＞Ｘ
1 ）はＡＮＤゲート回路５８を介して割込処理回路８に
入力し、ＣＰＵ９に対してポリシングの判定結果の信号
ＤW1´を提供する。他の識別パルスＶ2 〜Ｖm に係るト
ラヒック測定部についても同様である。このように、Ｍ
−ＵＰＣ回路６ＡW の各トラヒック測定部は第１実施例
のＳ−ＵＰＣ回路５ＡW1〜５ＡWmに対応している。
パルスＶ1 に係るトラヒック測定部は現用であり、その
時のコンパレータ５６の判定結果（ｘ1 ＞Ｘ1 ）はＡＮ
Ｄゲート回路５７を介してＯＲゲート回路１３に入力
し、セルのポリシング制御を実際に行う。さらにこのＡ
ＮＤゲート回路５７の出力のセル制御信号ＤW1は割込処
理回路８にも入力しており、ＣＰＵ９に対して実際のポ
リシング結果の情報を提供する。また制御情報Ｓ1 ＝０
の時は識別パルスＶ1 に係るトラヒック測定部は予備で
あり、その時のコンパレータ５６の判定結果（ｘ1 ＞Ｘ
1 ）はＡＮＤゲート回路５８を介して割込処理回路８に
入力し、ＣＰＵ９に対してポリシングの判定結果の信号
ＤW1´を提供する。他の識別パルスＶ2 〜Ｖm に係るト
ラヒック測定部についても同様である。このように、Ｍ
−ＵＰＣ回路６ＡW の各トラヒック測定部は第１実施例
のＳ−ＵＰＣ回路５ＡW1〜５ＡWmに対応している。
【００４１】ＣＰＵ９は、１種以上のセルに対し、２系
以上でポリシングの制御と判定を行い、これらの判定結
果を比較することによりＭ−ＵＰＣ回路６ＡW の各トラ
ヒック測定部及びＳ−ＵＰＣ回路５ＡP1〜５ＡPnの故障
診断を行う。また現用系の１のトラヒック測定部に対し
て２以上のＳ−ＵＣＰ回路を予備と成し、これらの間で
多数決処理を行うことにより故障しているトラヒック測
定部を切り分けることも可能である。更にＭ−ＵＰＣ回
路６ＡW のトラヒック測定部で故障を検出したような場
合には、当該トラヒック測定部のＶＰＩパラメータを０
（不使用）と成し、代わりに予備のＳ−ＵＣＰ回路を現
用としてポリシング制御を行うことも可能である。この
第３実施例によれば、単一のＭ−ＵＰＣ回路６ＡW によ
りｍ種のセルのポリシングが行えるので、現用系の回路
が小形になって効率的である。
以上でポリシングの制御と判定を行い、これらの判定結
果を比較することによりＭ−ＵＰＣ回路６ＡW の各トラ
ヒック測定部及びＳ−ＵＰＣ回路５ＡP1〜５ＡPnの故障
診断を行う。また現用系の１のトラヒック測定部に対し
て２以上のＳ−ＵＣＰ回路を予備と成し、これらの間で
多数決処理を行うことにより故障しているトラヒック測
定部を切り分けることも可能である。更にＭ−ＵＰＣ回
路６ＡW のトラヒック測定部で故障を検出したような場
合には、当該トラヒック測定部のＶＰＩパラメータを０
（不使用）と成し、代わりに予備のＳ−ＵＣＰ回路を現
用としてポリシング制御を行うことも可能である。この
第３実施例によれば、単一のＭ−ＵＰＣ回路６ＡW によ
りｍ種のセルのポリシングが行えるので、現用系の回路
が小形になって効率的である。
【００４２】図１０は第４実施例の故障診断方式の構成
を示す図で、トラヒック測定値を比較する場合を示して
いる。図において、６ＢW はｍ個のトラヒック測定部を
有する現用系のＵＰＣ回路である。Ｍ−ＵＰＣ回路６Ｂ
W において、制御情報Ｓ1 ＝１の時は識別パルスＶ1 に
係るトラヒック測定部は現用であり、その時のコンパレ
ータ５６の判定結果（ｘ1 ＞Ｘ1 ）はＡＮＤゲート回路
５７を介してＯＲゲート回路１３に入力し、セルのポリ
シング制御を実際に行う。また制御情報Ｓ1 ＝０の時は
識別パルスＶ1 に係るトラヒック測定部は予備であり、
この場合はＡＮＤゲート回路５７が消勢されているの
で、セルのポリシング制御は行わない。一方、識別パル
スＶ1 に係るカウンタ５５の出力のセル数の信号ｘ1 は
当該識別パルスＶ1 の発生により付勢されているので、
ＡＮＤゲート回路５９からは識別パルスＶ1 係るトラヒ
ック測定部の現用／予備にかかわらずセル数の信号ＣW1
が出力される。他の識別パルスＶ 2 〜Ｖm に係るトラヒ
ック測定部についても同様である。
を示す図で、トラヒック測定値を比較する場合を示して
いる。図において、６ＢW はｍ個のトラヒック測定部を
有する現用系のＵＰＣ回路である。Ｍ−ＵＰＣ回路６Ｂ
W において、制御情報Ｓ1 ＝１の時は識別パルスＶ1 に
係るトラヒック測定部は現用であり、その時のコンパレ
ータ５６の判定結果（ｘ1 ＞Ｘ1 ）はＡＮＤゲート回路
５７を介してＯＲゲート回路１３に入力し、セルのポリ
シング制御を実際に行う。また制御情報Ｓ1 ＝０の時は
識別パルスＶ1 に係るトラヒック測定部は予備であり、
この場合はＡＮＤゲート回路５７が消勢されているの
で、セルのポリシング制御は行わない。一方、識別パル
スＶ1 に係るカウンタ５５の出力のセル数の信号ｘ1 は
当該識別パルスＶ1 の発生により付勢されているので、
ＡＮＤゲート回路５９からは識別パルスＶ1 係るトラヒ
ック測定部の現用／予備にかかわらずセル数の信号ＣW1
が出力される。他の識別パルスＶ 2 〜Ｖm に係るトラヒ
ック測定部についても同様である。
【００４３】ＣＰＵ９は、１種以上のセルに対し、２系
以上でポリシングの制御とトラヒックの測定を行い、こ
れらのトラヒック測定値を比較することによりＭ−ＵＰ
Ｃ回路６ＢW の各トラヒック測定部及びＳ−ＵＰＣ回路
５ＢP1〜５ｂPnの故障診断を行う。この第４実施例によ
れば、第３実施例に加えてトラヒック測定部の故障の状
態が具体的に把握でき、ポリシングの判定結果を待たず
とも故障の存在を早期に発見できる。
以上でポリシングの制御とトラヒックの測定を行い、こ
れらのトラヒック測定値を比較することによりＭ−ＵＰ
Ｃ回路６ＢW の各トラヒック測定部及びＳ−ＵＰＣ回路
５ＢP1〜５ｂPnの故障診断を行う。この第４実施例によ
れば、第３実施例に加えてトラヒック測定部の故障の状
態が具体的に把握でき、ポリシングの判定結果を待たず
とも故障の存在を早期に発見できる。
【００４４】図１１は第５実施例の故障診断方式の構成
を示す図で、ｍ個のトラヒック測定部を有する現用系の
ＵＰＣ回路と、ｎ1 乃至ｎi 個のトラヒック測定部を有
するｉ個の予備系のＵＰＣ回路とを備え、これらのポリ
シングの判定結果を比較する場合を示している。図にお
いて、６ＡP1〜６ＡPiは夫々ｎ1 乃至ｎi 個のトラヒッ
ク測定部を有する予備系のＮ1 〜Ｎi −ＵＰＣ回路であ
り、トラヒック測定部の数が異なる他は現用系のＭ−Ｕ
ＰＣ回路６ＡW と同一である。
を示す図で、ｍ個のトラヒック測定部を有する現用系の
ＵＰＣ回路と、ｎ1 乃至ｎi 個のトラヒック測定部を有
するｉ個の予備系のＵＰＣ回路とを備え、これらのポリ
シングの判定結果を比較する場合を示している。図にお
いて、６ＡP1〜６ＡPiは夫々ｎ1 乃至ｎi 個のトラヒッ
ク測定部を有する予備系のＮ1 〜Ｎi −ＵＰＣ回路であ
り、トラヒック測定部の数が異なる他は現用系のＭ−Ｕ
ＰＣ回路６ＡW と同一である。
【００４５】ＣＰＵ９は、１種以上のセルに対し、２系
以上でポリシングの制御と判定を行い、これらのポリシ
ングの判定結果を比較することによりＭ−ＵＰＣ回路６
ＡW の各トラヒック測定部及びＮ1 〜Ｎi −ＵＰＣ回路
６ＡP1〜６ＡPiの各トラヒック測定部の故障診断を行
う。また現用系の１のトラヒック測定部に対して予備系
の１又は２以上のトラヒック測定部を予備と成し、これ
らの多数決処理を行うことにより、故障したトラヒック
測定部を切り分けることも可能である。さらにＭ−ＵＰ
Ｃ回路６ＡW のトラヒック測定部で故障を検出したよう
な場合には、当該トラヒック測定部のＶＰＩパラメータ
を０（不使用）と成し、代わりに予備のＮ 1 〜Ｎi −Ｕ
ＰＣ回路のトラヒック測定部を現用としてポリシング制
御を行うことも可能である。この第５実施例によれば、
予備系のＮ1 〜Ｎi −ＵＰＣ回路６ＡP1〜６ＡPiは夫々
回路を小形にできるので、効率的であると共に、予備系
のトラヒック測定部を多く確保できるので高度な故障診
断を行える。
以上でポリシングの制御と判定を行い、これらのポリシ
ングの判定結果を比較することによりＭ−ＵＰＣ回路６
ＡW の各トラヒック測定部及びＮ1 〜Ｎi −ＵＰＣ回路
６ＡP1〜６ＡPiの各トラヒック測定部の故障診断を行
う。また現用系の１のトラヒック測定部に対して予備系
の１又は２以上のトラヒック測定部を予備と成し、これ
らの多数決処理を行うことにより、故障したトラヒック
測定部を切り分けることも可能である。さらにＭ−ＵＰ
Ｃ回路６ＡW のトラヒック測定部で故障を検出したよう
な場合には、当該トラヒック測定部のＶＰＩパラメータ
を０（不使用）と成し、代わりに予備のＮ 1 〜Ｎi −Ｕ
ＰＣ回路のトラヒック測定部を現用としてポリシング制
御を行うことも可能である。この第５実施例によれば、
予備系のＮ1 〜Ｎi −ＵＰＣ回路６ＡP1〜６ＡPiは夫々
回路を小形にできるので、効率的であると共に、予備系
のトラヒック測定部を多く確保できるので高度な故障診
断を行える。
【００４６】図１２は第６実施例の故障診断方式の構成
を示す図で、トラヒック測定値を比較する場合を示して
いる。図において、６ＢP1〜６ＢPiは夫々ｎ1 乃至ｎi
個のトラヒック測定部を有する予備系のＮ1 〜Ｎi −Ｕ
ＰＣ回路であり、トラヒック測定部の数が異なる他は現
用系のＭ−ＵＰＣ回路６ＢW と同一である。ＣＰＵ９
は、１種以上のセルに対し、２系以上でポリシングの制
御とトラヒックの測定を行い、これらのトラヒック測定
値を比較することによりＭ−ＵＰＣ回路６ＢW の各トラ
ヒック測定部及びＮ1 〜Ｎi −ＵＰＣ回路６ＢP1〜６Ｂ
Piの各トラヒック測定部の故障診断を行う。この第６実
施例によれば、第５実施例に加えてトラヒック測定部の
故障の状態が具体的に把握でき、ポリシングの判定結果
を待たずとも故障の存在を早期に発見できる。
を示す図で、トラヒック測定値を比較する場合を示して
いる。図において、６ＢP1〜６ＢPiは夫々ｎ1 乃至ｎi
個のトラヒック測定部を有する予備系のＮ1 〜Ｎi −Ｕ
ＰＣ回路であり、トラヒック測定部の数が異なる他は現
用系のＭ−ＵＰＣ回路６ＢW と同一である。ＣＰＵ９
は、１種以上のセルに対し、２系以上でポリシングの制
御とトラヒックの測定を行い、これらのトラヒック測定
値を比較することによりＭ−ＵＰＣ回路６ＢW の各トラ
ヒック測定部及びＮ1 〜Ｎi −ＵＰＣ回路６ＢP1〜６Ｂ
Piの各トラヒック測定部の故障診断を行う。この第６実
施例によれば、第５実施例に加えてトラヒック測定部の
故障の状態が具体的に把握でき、ポリシングの判定結果
を待たずとも故障の存在を早期に発見できる。
【００４７】図１３は第７実施例の故障診断方式の構成
を示す図で、現用系のｍ個と予備系のｎ個のトラヒック
測定部を有するＵＰＣ回路を備え、これらのポリシング
の判定結果を比較する場合を示している。図において、
７Ａは現用系のｍ個と予備系のｎ個のトラヒック測定部
を有するＭＮ−ＵＰＣ回路、１０は時系列に発生する信
号をそのままの位相で記憶してＣＰＵに割り込みを発生
する割込処理回路、７１はトリガ信号ＴＳにより付勢さ
れて位相の異なる一連のスキャンパルス信号ＳＣW1〜Ｓ
ＣWm，ＳＣP1〜ＳＣPnを出力するスキャン信号発生部
（ＳＧ）である。
を示す図で、現用系のｍ個と予備系のｎ個のトラヒック
測定部を有するＵＰＣ回路を備え、これらのポリシング
の判定結果を比較する場合を示している。図において、
７Ａは現用系のｍ個と予備系のｎ個のトラヒック測定部
を有するＭＮ−ＵＰＣ回路、１０は時系列に発生する信
号をそのままの位相で記憶してＣＰＵに割り込みを発生
する割込処理回路、７１はトリガ信号ＴＳにより付勢さ
れて位相の異なる一連のスキャンパルス信号ＳＣW1〜Ｓ
ＣWm，ＳＣP1〜ＳＣPnを出力するスキャン信号発生部
（ＳＧ）である。
【００４８】レジスタメモリ６１は、予めＣＰＵ９から
の設定により、ｍ＋ｎ個のトラヒック測定部についての
各ＶＰＩパラメータＶＰＩW1〜ＶＰＩWm，ＶＰＩP1〜Ｖ
ＰＩ Pn、時間間隔の申告値ＴW1〜ＴWm，ＴP1〜ＴPn、セ
ル数の申告値ＸW1〜ＸWm，Ｘ P1〜ＸPn及び現用／予備の
制御情報ＳW1〜ＳWm，ＳP1〜ＳPnを保持している。この
うちＶＰＩW1〜ＶＰＩPn及びＴW1〜ＴPnについては常時
出力されているが、Ｘ W1〜ＸPn及びＳW1〜ＳPnについて
はスキャンパルス信号ＳＣW1〜ＳＣPnの入力により対応
するＸW1〜ＸPn及びＳW1〜ＳPnが読み出される。
の設定により、ｍ＋ｎ個のトラヒック測定部についての
各ＶＰＩパラメータＶＰＩW1〜ＶＰＩWm，ＶＰＩP1〜Ｖ
ＰＩ Pn、時間間隔の申告値ＴW1〜ＴWm，ＴP1〜ＴPn、セ
ル数の申告値ＸW1〜ＸWm，Ｘ P1〜ＸPn及び現用／予備の
制御情報ＳW1〜ＳWm，ＳP1〜ＳPnを保持している。この
うちＶＰＩW1〜ＶＰＩPn及びＴW1〜ＴPnについては常時
出力されているが、Ｘ W1〜ＸPn及びＳW1〜ＳPnについて
はスキャンパルス信号ＳＣW1〜ＳＣPnの入力により対応
するＸW1〜ＸPn及びＳW1〜ＳPnが読み出される。
【００４９】図１４は第７実施例の故障診断方式の動作
タイミングチャートで、以下に、図１３及び図１４を参
照して動作を説明する。ここでは、現用系の識別パルス
ＶW1に係るトラヒック測定部が現用で、予備系の識別パ
ルスＶP1，ＶP2に係る２個のトラヒック測定部がその予
備とする。ある時点でＶＰＩ1 のセルが到来すると、そ
のＶＰＩ1 の情報の識別により３個のトラヒック測定部
から識別パルスＶW1，ＶP1及びＶP2が同時に発生する。
ＯＲゲート回路７２はこれらを論理ＯＲしてトリガ信号
ＴＳを形成し、スキャン信号発生部７１はその立ち上が
りにより付勢されて位相の異なる一連のスキャンパルス
信号ＳＣW1〜ＳＣPnを出力する。図１４にはこのうちの
ＳＣW1，ＳＣP1及びＳＣP2を示している。このスキャン
パルス信号ＳＣW1〜ＳＣPnは各トラヒック測定部のカウ
ンタ５５のＡＮＤゲート回路（Ａ）に分配されており、
この例では、識別パルスＶW1，ＶP1及びＶP2により付勢
されている各カウンタ５５の出力のセル数の信号ｘW1，
ｘP1及びｘP2が時分割で読み出される。一方、このスキ
ャンパルス信号ＳＣW1〜ＳＣPnはレジスタメモリ６１に
も入力しており、これによりレジスタメモリ６１からは
セル数の申告値ＸW1〜ＸPn及び現用／予備の制御信号Ｓ
W1〜ＳPnが同じ位相で読み出される。コンパレータ５６
はセル数の信号ｘW1〜ｘ Pnと申告値ＸW1〜ＸPnとを時系
列に比較し、もしｘ＞Ｘならその出力を「１」にする。
この例では、ｘW1＞ＸW1，ｘP1＜ＸP1，ｘP2＞ＸP2であ
る。これにより、ＡＮＤゲート回路５７からはスキャン
パルス信号ＳＣW1のタイミングにセル制御信号ＤW1が出
力し、ＡＮＤゲート回路５８からはスキャンパルス信号
ＳＣP2のタイミングにポリシングの判定信号ＤP2´が出
力する。割込処理回路１０はセル制御信号ＤW1及びポリ
シングの判定信号ＤP2´をそのままの位相で記憶してＣ
ＰＵ９に割り込みを発生する。ＣＰＵ９は、予め現用と
予備との関係を知っているから、この例では予備系の識
別パルスＶP1に係るトラヒック測定部に障害があると診
断できる。
タイミングチャートで、以下に、図１３及び図１４を参
照して動作を説明する。ここでは、現用系の識別パルス
ＶW1に係るトラヒック測定部が現用で、予備系の識別パ
ルスＶP1，ＶP2に係る２個のトラヒック測定部がその予
備とする。ある時点でＶＰＩ1 のセルが到来すると、そ
のＶＰＩ1 の情報の識別により３個のトラヒック測定部
から識別パルスＶW1，ＶP1及びＶP2が同時に発生する。
ＯＲゲート回路７２はこれらを論理ＯＲしてトリガ信号
ＴＳを形成し、スキャン信号発生部７１はその立ち上が
りにより付勢されて位相の異なる一連のスキャンパルス
信号ＳＣW1〜ＳＣPnを出力する。図１４にはこのうちの
ＳＣW1，ＳＣP1及びＳＣP2を示している。このスキャン
パルス信号ＳＣW1〜ＳＣPnは各トラヒック測定部のカウ
ンタ５５のＡＮＤゲート回路（Ａ）に分配されており、
この例では、識別パルスＶW1，ＶP1及びＶP2により付勢
されている各カウンタ５５の出力のセル数の信号ｘW1，
ｘP1及びｘP2が時分割で読み出される。一方、このスキ
ャンパルス信号ＳＣW1〜ＳＣPnはレジスタメモリ６１に
も入力しており、これによりレジスタメモリ６１からは
セル数の申告値ＸW1〜ＸPn及び現用／予備の制御信号Ｓ
W1〜ＳPnが同じ位相で読み出される。コンパレータ５６
はセル数の信号ｘW1〜ｘ Pnと申告値ＸW1〜ＸPnとを時系
列に比較し、もしｘ＞Ｘならその出力を「１」にする。
この例では、ｘW1＞ＸW1，ｘP1＜ＸP1，ｘP2＞ＸP2であ
る。これにより、ＡＮＤゲート回路５７からはスキャン
パルス信号ＳＣW1のタイミングにセル制御信号ＤW1が出
力し、ＡＮＤゲート回路５８からはスキャンパルス信号
ＳＣP2のタイミングにポリシングの判定信号ＤP2´が出
力する。割込処理回路１０はセル制御信号ＤW1及びポリ
シングの判定信号ＤP2´をそのままの位相で記憶してＣ
ＰＵ９に割り込みを発生する。ＣＰＵ９は、予め現用と
予備との関係を知っているから、この例では予備系の識
別パルスＶP1に係るトラヒック測定部に障害があると診
断できる。
【００５０】この第７実施例によれば、単一のＭＮ−Ｕ
ＰＣ回路７Ａを備えることによりｍ＋ｎ種のセルのポリ
シングが行えるので現用系及び予備系の回路が小形にな
って効率的である。しかも、任意のｋ個のトラヒック測
定部を現用と成し、残りの（ｍ＋ｎ）−ｋ個のトラヒッ
ク測定部を予備にできるので、このＭＮ−ＵＰＣ回路７
は極めて融通性に富んでいる。
ＰＣ回路７Ａを備えることによりｍ＋ｎ種のセルのポリ
シングが行えるので現用系及び予備系の回路が小形にな
って効率的である。しかも、任意のｋ個のトラヒック測
定部を現用と成し、残りの（ｍ＋ｎ）−ｋ個のトラヒッ
ク測定部を予備にできるので、このＭＮ−ＵＰＣ回路７
は極めて融通性に富んでいる。
【００５１】図１５は第８実施例の故障診断方式の構成
を示す図で、トラヒック測定値を比較する場合を示して
いる。図において、７Ｂは現用系のｍ個と予備系のｎ個
のトラヒック測定部を有するＭＮ−ＵＰＣ回路であり、
このＭＮ−ＵＰＣ回路７Ｂの構成及び動作はトラヒック
の測定値を比較できるように構成されている他は図１３
のＭＮ−ＵＰＣ回路７Ａと同等である。この第８実施例
によれば、第７実施例に加えてトラヒック測定部の故障
の状態が具体的に把握でき、ポリシングの判定結果を待
たずとも故障の存在を早期に発見できる。
を示す図で、トラヒック測定値を比較する場合を示して
いる。図において、７Ｂは現用系のｍ個と予備系のｎ個
のトラヒック測定部を有するＭＮ−ＵＰＣ回路であり、
このＭＮ−ＵＰＣ回路７Ｂの構成及び動作はトラヒック
の測定値を比較できるように構成されている他は図１３
のＭＮ−ＵＰＣ回路７Ａと同等である。この第８実施例
によれば、第７実施例に加えてトラヒック測定部の故障
の状態が具体的に把握でき、ポリシングの判定結果を待
たずとも故障の存在を早期に発見できる。
【００５２】図１６は第９実施例の故障診断方式の構成
を示す図で、ｑ個のブリッジメモリを備え、該ブリッジ
メモリの内容を比較する場合を示している。図におい
て、４ 1 〜４q はブリッジメモリ（ＢＭ）、１４，１５
はセレクタ（ＳＥＬ）、１６はセレクタの制御部（ＳＥ
ＬＣ）である。セル情報分岐部１に到来したセルは、こ
こでＶＰＩ情報を分岐され、セル遅延部２に入力する。
一方、分岐されたＶＰＩ情報はｑ個のブリッジメモリ４
1 〜４ q 及び現用系と予備系のＳ−ＵＰＣ回路５ＡW1〜
５ＡPnに入力する。制御部１６はＣＰＵ９からの指令を
受けていずれかのブリッジメモリを選択している。例え
ばブリッジメモリ４1 が現用とすると、その出力のＶＰ
Ｉ情報ＤＶＰＩ1 がＳ−ＵＰＣ回路５ＡW1〜５ＡPnに供
給される。その際に、もしブリッジメモリ４1 が故障し
ているとするとＵＰＣ回路ＡW1〜５ＡPnの全体で誤った
ポリシング制御を行ってしまい、このままではＵＰＣ回
路が悪いのか又はブリッジメモリ４1 が悪いのかは分か
らない。そこで、ＣＰＵ９はセレクタ１５を介してブリ
ッジメモリ４1 〜４q の内容を読み取り、これらを２系
以上で比較することによりブリッジメモリの故障診断を
行う。また多数決処理により故障しているブリッジメモ
リを切り分けることも可能である。そして、もしブリッ
ジメモリ４1 が故障していると診断された場合はＳ−Ｕ
ＰＣ回路５ＡW1〜５ＡPnは正常と診断できる。この場合
は制御部１６に指令を出して他のブリッジメモリ４2 〜
４q を選択する。
を示す図で、ｑ個のブリッジメモリを備え、該ブリッジ
メモリの内容を比較する場合を示している。図におい
て、４ 1 〜４q はブリッジメモリ（ＢＭ）、１４，１５
はセレクタ（ＳＥＬ）、１６はセレクタの制御部（ＳＥ
ＬＣ）である。セル情報分岐部１に到来したセルは、こ
こでＶＰＩ情報を分岐され、セル遅延部２に入力する。
一方、分岐されたＶＰＩ情報はｑ個のブリッジメモリ４
1 〜４ q 及び現用系と予備系のＳ−ＵＰＣ回路５ＡW1〜
５ＡPnに入力する。制御部１６はＣＰＵ９からの指令を
受けていずれかのブリッジメモリを選択している。例え
ばブリッジメモリ４1 が現用とすると、その出力のＶＰ
Ｉ情報ＤＶＰＩ1 がＳ−ＵＰＣ回路５ＡW1〜５ＡPnに供
給される。その際に、もしブリッジメモリ４1 が故障し
ているとするとＵＰＣ回路ＡW1〜５ＡPnの全体で誤った
ポリシング制御を行ってしまい、このままではＵＰＣ回
路が悪いのか又はブリッジメモリ４1 が悪いのかは分か
らない。そこで、ＣＰＵ９はセレクタ１５を介してブリ
ッジメモリ４1 〜４q の内容を読み取り、これらを２系
以上で比較することによりブリッジメモリの故障診断を
行う。また多数決処理により故障しているブリッジメモ
リを切り分けることも可能である。そして、もしブリッ
ジメモリ４1 が故障していると診断された場合はＳ−Ｕ
ＰＣ回路５ＡW1〜５ＡPnは正常と診断できる。この場合
は制御部１６に指令を出して他のブリッジメモリ４2 〜
４q を選択する。
【００５３】なお、上記実施例ではＤＢ法への適用例を
示したがこれに限らない。本発明は他の時間間隔法、Ｔ
−Ｘ法、ＣＡＴ−Ｍ法、ＬＢ法等にも適用可能である。
また、上記実施例では現用系及び予備系のＵＰＣ回路と
して具体的な数タイプを示したがこれに限らない。他の
様々なタイプのＵＰＣ回路を構成することが可能であ
り、かつそれらを現用系及び予備系として任意に組み合
わせることが可能である。
示したがこれに限らない。本発明は他の時間間隔法、Ｔ
−Ｘ法、ＣＡＴ−Ｍ法、ＬＢ法等にも適用可能である。
また、上記実施例では現用系及び予備系のＵＰＣ回路と
して具体的な数タイプを示したがこれに限らない。他の
様々なタイプのＵＰＣ回路を構成することが可能であ
り、かつそれらを現用系及び予備系として任意に組み合
わせることが可能である。
【００５４】また、上記実施例ではトラヒック測定部に
カウンタを使用したがこれに限らない。他にも例えばＲ
ＡＭと加算回路を使用して、あるいはＣＰＵを利用した
ソフトウエア上でカウンタ機能を実現してもよい。
カウンタを使用したがこれに限らない。他にも例えばＲ
ＡＭと加算回路を使用して、あるいはＣＰＵを利用した
ソフトウエア上でカウンタ機能を実現してもよい。
【００５５】
【発明の効果】以上述べた如く本発明によれば、１種以
上のセルに対し、２系以上でポリシングの判定を行い、
その判定結果を比較するので、ＵＰＣ回路の故障を的確
に診断できる。また本発明によれば、１種以上のセルに
対し、２系以上でトラヒックの測定を行い、そのトラヒ
ック測定値を比較するので、ポリシングの判定結果を待
たずともＵＰＣ回路の故障を早期に発見できる。
上のセルに対し、２系以上でポリシングの判定を行い、
その判定結果を比較するので、ＵＰＣ回路の故障を的確
に診断できる。また本発明によれば、１種以上のセルに
対し、２系以上でトラヒックの測定を行い、そのトラヒ
ック測定値を比較するので、ポリシングの判定結果を待
たずともＵＰＣ回路の故障を早期に発見できる。
【００５６】また本発明によれば、ｑ個のブリッジメモ
リを備え、該ブリッジメモリの内容を２系以上で比較す
るので、ブリッジメモリの故障を的確に診断できると共
に、ブリッジメモリの故障とＵＰＣ回路の故障とを的確
に切り分けられる。
リを備え、該ブリッジメモリの内容を２系以上で比較す
るので、ブリッジメモリの故障を的確に診断できると共
に、ブリッジメモリの故障とＵＰＣ回路の故障とを的確
に切り分けられる。
【図１】図１は本発明の原理的構成図である。
【図２】図２は本発明の原理的構成図である。
【図３】図３は本発明の原理的構成図である。
【図４】図４は第１実施例の故障診断方式の構成を示す
図である。
図である。
【図５】図５はＣＰＵによる故障診断処理のフローチャ
ートである。
ートである。
【図６】図６はポリシングの判定結果による診断の具体
例を説明する図である。
例を説明する図である。
【図７】図７は第２実施例の故障診断方式の構成を示す
図である。
図である。
【図８】図８はトラヒック測定値による診断の具体例を
説明する図である。
説明する図である。
【図９】図９は第３実施例の故障診断方式の構成を示す
図である。
図である。
【図１０】図１０は第４実施例の故障診断方式の構成を
示す図である。
示す図である。
【図１１】図１１は第５実施例の故障診断方式の構成を
示す図である。
示す図である。
【図１２】図１２は第６実施例の故障診断方式の構成を
示す図である。
示す図である。
【図１３】図１３は第７実施例の故障診断方式の構成を
示す図である。
示す図である。
【図１４】図１４は第７実施例の故障診断方式の動作タ
イミングチャートである。
イミングチャートである。
【図１５】図１５は第８実施例の故障診断方式の構成を
示す図である。
示す図である。
【図１６】図１６は第９実施例の故障診断方式の構成を
示す図である。
示す図である。
【図１７】図１７は既提案の各種ポリシング制御方式を
説明する図である。
説明する図である。
【図１８】図１８は既提案の他のポリシング制御方式を
説明する図である。
説明する図である。
【図１９】図１９は従来のポリシング制御方式の構成を
示す図である。
示す図である。
１ セル情報分岐部 ２ セル遅延部 ３ セル制御部 ４1 〜４q ブリッジメモリ Ｗ，Ｐ ＵＰＣ回路
フロントページの続き (72)発明者 小倉 孝夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中条 孝文 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 竹尾 浩 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 草柳 道夫 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山中 直明 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 佐藤 陽一 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内 (72)発明者 高瀬 晶彦 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 品田 重男 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 高野 光広 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 斎藤 清 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 穂原 和彦 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 岡部 哲宏 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内
Claims (16)
- 【請求項１】 セルのトラヒックに関する規定情報に基
づいてセルの流量を制御するＵＰＣ回路の故障診断方式
において、 ｍ種のセルをポリシング制御可能な現用系のＵＰＣ回路
（Ｗ）と、 ｎ種のセルをポリシング判定可能な予備系のＵＰＣ回路
（Ｐ）とを備え、 １種以上のセルに対し、２系以上でポリシングの判定を
行い、その判定結果を比較することによりＵＰＣ回路の
故障診断を行うことを特徴とするＵＰＣ回路の故障診断
方式。 - 【請求項２】 セルのトラヒックに関する規定情報に基
づいてセルの流量を制御するＵＰＣ回路の故障診断方式
において、 ｍ種のセルをポリシング制御可能な現用系のＵＰＣ回路
（Ｗ）と、 ｎ種のセルのトラヒックを測定可能な予備系のＵＰＣ回
路（Ｐ）とを備え、 １種以上のセルに対し、２系以上でトラヒックの測定を
行い、そのトラヒック測定値を比較することによりＵＰ
Ｃ回路の故障診断を行うことを特徴とするＵＰＣ回路の
故障診断方式。 - 【請求項３】 単一のトラヒック測定部を有するｍ個の
現用系のＵＰＣ回路（５W1〜５Wm）と、単一のトラヒッ
ク測定部を有するｎ個の予備系のＵＰＣ回路（５P1〜５
Pn）とを備えることを特徴とする請求項１又は２のＵＰ
Ｃ回路の故障診断方式。 - 【請求項４】 ｍ個のトラヒック測定部を有する現用系
のＵＰＣ回路（６Ａ W ）と、単一のトラヒック測定部を
有するｎ個の予備系のＵＰＣ回路（５P1〜５ Pn）とを備
えることを特徴とする請求項１又は２のＵＰＣ回路の故
障診断方式。 - 【請求項５】 ｍ個のトラヒック測定部を有する現用系
のＵＰＣ回路（６Ａ W ）と、ｎ1 乃至ｎi 個のトラヒッ
ク測定部を有するｉ個の予備系のＵＰＣ回路（６P1〜６
Pi）とを備えることを特徴とする請求項１又は２のＵＰ
Ｃ回路の故障診断方式。 - 【請求項６】 現用系のｍ個と予備系のｎ個のトラヒッ
ク測定部を有するＵＰＣ回路（７）を備えることを特徴
とする請求項１又は２のＵＰＣ回路の故障診断方式。 - 【請求項７】 現用系のＵＰＣ回路（Ｗ）又は予備系の
ＵＰＣ回路（Ｐ）は指定によりトラヒック測定部を単位
に現用系のＵＰＣ回路（Ｗ）としても予備系のＵＰＣ回
路（Ｐ）としても機能するように構成されていることを
特徴とする請求項１又は２のＵＰＣ回路の故障診断方
式。 - 【請求項８】 現用系のＵＰＣ回路（Ｗ）でｍよりも小
さいｋ種のセルのポリシング制御を行い、残りの１乃至
ｍ−ｋ個のトラヒック測定部を予備系のＵＰＣ回路
（Ｐ）として機能させることを特徴とする請求項７のＵ
ＰＣ回路の故障診断方式。 - 【請求項９】 現用系のＵＰＣ回路（Ｗ）又は予備系の
ＵＰＣ回路（Ｐ）は指定によりトラヒック測定部を単位
に使用又は不使用の状態になるように構成されているこ
とを特徴とする請求項１又は２のＵＰＣ回路の故障診断
方式。 - 【請求項１０】 現用系のＵＰＣ回路（Ｗ）又は予備系
のＵＰＣ回路（Ｐ）はトラヒック測定部を単位に対象セ
ルを変更可能に構成されていることを特徴とする請求項
１又は２のＵＰＣ回路の故障診断方式。 - 【請求項１１】 予備系のＵＰＣ回路（Ｐ）の対象セル
の変更はサイクリックに行うことを特徴とする請求項１
０のＵＰＣ回路の故障診断方式。 - 【請求項１２】 予備系のＵＰＣ回路（Ｐ）の対象セル
の変更は制御テーブルの情報に従って行うことを特徴と
する請求項１０のＵＰＣ回路の故障診断方式。 - 【請求項１３】 制御テーブルの情報は変更可能に構成
されていることを特徴とする請求項１２のＵＰＣ回路の
故障診断方式。 - 【請求項１４】 セルのトラヒックに関する規定情報に
基づいてセルの流量を制御するＵＰＣ回路の故障診断方
式において、 到着セルの所定情報を時系列に記憶するｑ個のブリッジ
メモリ（４1 〜４q ）を備え、 ブリッジメモリ（４1 〜４q ）の内容を２系以上で比較
することによりブリッジメモリ（４1 〜４q ）の故障診
断を行うことを特徴とするＵＰＣ回路の故障診断方式。 - 【請求項１５】 ３系以上で同一条件の情報を比較する
ことにより多数決処理により故障箇所を切り分けること
を特徴とする請求項１，２又は１４のＵＰＣ回路の故障
診断方式。 - 【請求項１６】 現用系の故障検出時には予備系に切り
換えることを特徴とする請求項７又は１４のＵＰＣ回路
の故障診断方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP302292A JP2994832B2 (ja) | 1992-01-10 | 1992-01-10 | Ｕｐｃ回路の故障診断方式 |
| US08/002,772 US5465348A (en) | 1992-01-10 | 1993-01-08 | Trouble diagnosis system of UPC circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP302292A JP2994832B2 (ja) | 1992-01-10 | 1992-01-10 | Ｕｐｃ回路の故障診断方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191433A true JPH05191433A (ja) | 1993-07-30 |
| JP2994832B2 JP2994832B2 (ja) | 1999-12-27 |
Family
ID=11545707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP302292A Expired - Fee Related JP2994832B2 (ja) | 1992-01-10 | 1992-01-10 | Ｕｐｃ回路の故障診断方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5465348A (ja) |
| JP (1) | JP2994832B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0762695A2 (de) * | 1995-08-18 | 1997-03-12 | Alcatel | Verfahren und Vorrichtung zur Konformitätsüberprüfung einer Verkehrsüberwachungsanlage |
| US5930234A (en) * | 1996-02-19 | 1999-07-27 | Fujitsu Limited | Counter overflow processing method and device, device and method for controlling flow of cells |
| US6072776A (en) * | 1996-02-05 | 2000-06-06 | Nec Corporation | Fault self-supervising system of cell processor |
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|---|---|---|---|---|
| KR960009474B1 (ko) * | 1993-11-29 | 1996-07-19 | 양승택 | 메모리를 이용한 고속 트래픽 통계처리 장치 |
| JPH0897820A (ja) * | 1994-09-29 | 1996-04-12 | Hitachi Ltd | Ｕｐｃ回路と性能監視セル処理回路 |
| JP2780660B2 (ja) * | 1995-03-20 | 1998-07-30 | 日本電気株式会社 | 回線切換装置 |
| JP3486107B2 (ja) * | 1998-06-19 | 2004-01-13 | 株式会社東芝 | 半導体装置 |
| JP2000059370A (ja) * | 1998-08-04 | 2000-02-25 | Fujitsu Ltd | トラヒック制御装置およびその方法 |
| US6665728B1 (en) | 1998-12-30 | 2003-12-16 | Intel Corporation | Establishing optimal latency in streaming data applications that use data packets |
| JP4072315B2 (ja) * | 2000-12-26 | 2008-04-09 | 富士通株式会社 | パケットスイッチ |
| US7261202B1 (en) * | 2006-06-08 | 2007-08-28 | Nmc-Wollard, Inc. | Conveying device with hollow universal joint |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE58907901D1 (de) * | 1989-03-03 | 1994-07-21 | Siemens Ag | Verfahren und Schaltungsanordnung zum Weiterleiten von auf Zubringerleitungen übertragenen Nachrichtenpaketen über eine Paketvermittlungseinrichtung. |
| JPH04138743A (ja) * | 1990-09-29 | 1992-05-13 | Toshiba Corp | トラヒック監視方式 |
| JPH04156140A (ja) * | 1990-10-19 | 1992-05-28 | Fujitsu Ltd | Ａｔｍスイッチの障害検出方式 |
| US5157654A (en) * | 1990-12-18 | 1992-10-20 | Bell Communications Research, Inc. | Technique for resolving output port contention in a high speed packet switch |
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-
1992
- 1992-01-10 JP JP302292A patent/JP2994832B2/ja not_active Expired - Fee Related
-
1993
- 1993-01-08 US US08/002,772 patent/US5465348A/en not_active Expired - Fee Related
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| EP0762695A2 (de) * | 1995-08-18 | 1997-03-12 | Alcatel | Verfahren und Vorrichtung zur Konformitätsüberprüfung einer Verkehrsüberwachungsanlage |
| EP0762695A3 (de) * | 1995-08-18 | 1999-12-08 | Alcatel | Verfahren und Vorrichtung zur Konformitätsüberprüfung einer Verkehrsüberwachungsanlage |
| US6072776A (en) * | 1996-02-05 | 2000-06-06 | Nec Corporation | Fault self-supervising system of cell processor |
| US5930234A (en) * | 1996-02-19 | 1999-07-27 | Fujitsu Limited | Counter overflow processing method and device, device and method for controlling flow of cells |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2994832B2 (ja) | 1999-12-27 |
| US5465348A (en) | 1995-11-07 |
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