JPH05190681A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05190681A JPH05190681A JP4006213A JP621392A JPH05190681A JP H05190681 A JPH05190681 A JP H05190681A JP 4006213 A JP4006213 A JP 4006213A JP 621392 A JP621392 A JP 621392A JP H05190681 A JPH05190681 A JP H05190681A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- gate array
- test
- array integrated
- elements
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】 専用の試作品を作ることなく多数の項目に関
する特性評価を実施しうるゲートアレイ集積回路等を実
現する。これにより、そのフォトリソグラフィ処理にス
テップ＆リピート型縮小型露光装置が用いられるゲート
アレイ集積回路等の開発期間を縮小し、その開発経費を
削減する。 【構成】 ゲートアレイ集積回路等が形成されるウエハ
のダイシング用の切断領域ＤＥに、多数のテスト素子Ｔ
Ｅを形成し、ゲートアレイ集積回路本体ＬＳＩが形成さ
れるべき所定の本体領域ＧＺならびに切断領域ＤＥの一
部に、テスト素子ＴＥを用いるためのテストパッドＴＰ
及び結合配線をマスタースライスによって選択的に形成
する。
する特性評価を実施しうるゲートアレイ集積回路等を実
現する。これにより、そのフォトリソグラフィ処理にス
テップ＆リピート型縮小型露光装置が用いられるゲート
アレイ集積回路等の開発期間を縮小し、その開発経費を
削減する。 【構成】 ゲートアレイ集積回路等が形成されるウエハ
のダイシング用の切断領域ＤＥに、多数のテスト素子Ｔ
Ｅを形成し、ゲートアレイ集積回路本体ＬＳＩが形成さ
れるべき所定の本体領域ＧＺならびに切断領域ＤＥの一
部に、テスト素子ＴＥを用いるためのテストパッドＴＰ
及び結合配線をマスタースライスによって選択的に形成
する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関し、例
えば、ゲートアレイ集積回路ならびにその基本素子の特
性評価に利用して特に有効な技術に関するものである。
えば、ゲートアレイ集積回路ならびにその基本素子の特
性評価に利用して特に有効な技術に関するものである。
【０００２】
【従来の技術】列状に配置されたトランジスタ等の論理
素子に品種ごとに異なる金属配線層を追加することで各
種の論理集積回路装置を構成しうるゲートアレイ集積回
路が、例えば、日経マグロウヒル社発行の１９８５年９
月９日付『日経エレクトロニクス』第１６６頁〜第１９
２頁に記載されている。
素子に品種ごとに異なる金属配線層を追加することで各
種の論理集積回路装置を構成しうるゲートアレイ集積回
路が、例えば、日経マグロウヒル社発行の１９８５年９
月９日付『日経エレクトロニクス』第１６６頁〜第１９
２頁に記載されている。
【０００３】
【発明が解決しようとする課題】ゲートアレイ集積回路
等では、製品開発及び量産に際して基本素子の特性評価
が必要とされ、その結果をもとに製品の性能確認や特性
改善ならびに不良解析等が行われる。そして、このよう
な基本素子の特性評価を効率良く実施する一つの手段と
して、図４に例示されるように、ウエハ上のゲートアレ
イ集積回路本体ＬＳＩの周囲に設けられるダイシング用
の切断領域ＤＥに特性評価のためのテストパッドＴＰ及
びテスト素子ＴＥを形成する方法が採られる。
等では、製品開発及び量産に際して基本素子の特性評価
が必要とされ、その結果をもとに製品の性能確認や特性
改善ならびに不良解析等が行われる。そして、このよう
な基本素子の特性評価を効率良く実施する一つの手段と
して、図４に例示されるように、ウエハ上のゲートアレ
イ集積回路本体ＬＳＩの周囲に設けられるダイシング用
の切断領域ＤＥに特性評価のためのテストパッドＴＰ及
びテスト素子ＴＥを形成する方法が採られる。
【０００４】周知のように、切断領域ＤＥには、百数十
μｍ（マイクロメートル）程度の幅が必要とされ、特性
評価用のテストパッドＴＰには、試験装置のプローブ精
度から５０〜１００μｍ平方程度の大きさが必要とされ
る。フォトリソグラフィ処理に等倍型露光装置が用いら
れる場合、ウエハ上に形成されるすべてのゲートアレイ
集積回路のフォトマスクが一体化されることから、大き
なレイアウト面積を必要とするテストパッドも多数形成
でき、相当数の項目について特性評価を実施できる。と
ころが、フォトリソグラフィ処理にステップ＆リピート
型縮小型露光装置すなわちステッパが用いられる場合に
は、フォトマスクは１個又は数個のチップに相当するい
わゆるレチクルを単位として形成される。このため、レ
イアウト面積の小さなテスト素子は多数形成できるにも
かかわらず、その大きさ故にテストパッドの設置数が制
限され、実施しうる特性評価項目数が制限される。しか
るに、充分な項目について基本素子の特性評価を実施す
るには、多数のテストパッド及びテスト素子を搭載した
専用の試作品を作らざるを得ず、これによってゲートア
レイ集積回路の開発に多大の期間と経費が必要となる。
μｍ（マイクロメートル）程度の幅が必要とされ、特性
評価用のテストパッドＴＰには、試験装置のプローブ精
度から５０〜１００μｍ平方程度の大きさが必要とされ
る。フォトリソグラフィ処理に等倍型露光装置が用いら
れる場合、ウエハ上に形成されるすべてのゲートアレイ
集積回路のフォトマスクが一体化されることから、大き
なレイアウト面積を必要とするテストパッドも多数形成
でき、相当数の項目について特性評価を実施できる。と
ころが、フォトリソグラフィ処理にステップ＆リピート
型縮小型露光装置すなわちステッパが用いられる場合に
は、フォトマスクは１個又は数個のチップに相当するい
わゆるレチクルを単位として形成される。このため、レ
イアウト面積の小さなテスト素子は多数形成できるにも
かかわらず、その大きさ故にテストパッドの設置数が制
限され、実施しうる特性評価項目数が制限される。しか
るに、充分な項目について基本素子の特性評価を実施す
るには、多数のテストパッド及びテスト素子を搭載した
専用の試作品を作らざるを得ず、これによってゲートア
レイ集積回路の開発に多大の期間と経費が必要となる。
【０００５】この発明の目的は、専用の試作品を作るこ
となく多数の項目に関する特性評価を実施しうるゲート
アレイ集積回路等の半導体装置を提供することにある。
この発明の他の目的は、そのフォトリソグラフィ処理に
ステップ＆リピート型縮小型露光装置が用いられかつ基
本素子の特性評価を必要とするゲートアレイ集積回路等
の開発期間を縮小しその開発経費を削減することにあ
る。
となく多数の項目に関する特性評価を実施しうるゲート
アレイ集積回路等の半導体装置を提供することにある。
この発明の他の目的は、そのフォトリソグラフィ処理に
ステップ＆リピート型縮小型露光装置が用いられかつ基
本素子の特性評価を必要とするゲートアレイ集積回路等
の開発期間を縮小しその開発経費を削減することにあ
る。
【０００６】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ゲートアレイ集積回路等が形
成されるウエハ面の切断領域に、多数のテスト素子を形
成し、ゲートアレイ集積回路等が形成されるべき所定の
本体領域に、テスト素子を用いるためのテストパッドな
らびに結合配線をマスタースライスによって選択的に形
成する。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、ゲートアレイ集積回路等が形
成されるウエハ面の切断領域に、多数のテスト素子を形
成し、ゲートアレイ集積回路等が形成されるべき所定の
本体領域に、テスト素子を用いるためのテストパッドな
らびに結合配線をマスタースライスによって選択的に形
成する。
【０００８】
【作用】上記手段によれば、専用の試作品を作ることな
く、ゲートアレイ集積回路等の開発期及び量産期に必要
な基本素子の特性評価を多数の項目について実施するこ
とができる。その結果、基本素子の特性評価を必要とす
るゲートアレイ集積回路等の開発期間を縮小し、その開
発経費を削減することができる。
く、ゲートアレイ集積回路等の開発期及び量産期に必要
な基本素子の特性評価を多数の項目について実施するこ
とができる。その結果、基本素子の特性評価を必要とす
るゲートアレイ集積回路等の開発期間を縮小し、その開
発経費を削減することができる。
【０００９】
【実施例】図１には、この発明が適用されたゲートアレ
イ集積回路を搭載するウエハＷＡＦの一実施例の平面配
置図が示されている。また、図２及び図３には、図１の
ウエハＷＡＦに搭載されるゲートアレイ集積回路の製品
チップＮＣ及びテストチップＴＣの一実施例の平面配置
図がそれぞれ示されている。これらの図をもとに、この
実施例のゲートアレイ集積回路のレイアウト及び特性評
価試験の概要ならびにその特徴について説明する。な
お、この実施例において、ウエハＷＡＦは、特に制限さ
れないが、単結晶シリコンからなり、ゲートアレイ集積
回路は、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）が組み合わされてなるＣＭＯＳ
（相補型ＭＯＳ）回路を基本に構成される。また、以下
の説明では、図１ないし図３の位置関係をもってウエハ
ＷＡＦ及び各チップ面における上下左右を表す。
イ集積回路を搭載するウエハＷＡＦの一実施例の平面配
置図が示されている。また、図２及び図３には、図１の
ウエハＷＡＦに搭載されるゲートアレイ集積回路の製品
チップＮＣ及びテストチップＴＣの一実施例の平面配置
図がそれぞれ示されている。これらの図をもとに、この
実施例のゲートアレイ集積回路のレイアウト及び特性評
価試験の概要ならびにその特徴について説明する。な
お、この実施例において、ウエハＷＡＦは、特に制限さ
れないが、単結晶シリコンからなり、ゲートアレイ集積
回路は、Ｐチャンネル及びＮチャンネルＭＯＳＦＥＴ
（金属酸化物半導体型電界効果トランジスタ。この明細
書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トラ
ンジスタの総称とする）が組み合わされてなるＣＭＯＳ
（相補型ＭＯＳ）回路を基本に構成される。また、以下
の説明では、図１ないし図３の位置関係をもってウエハ
ＷＡＦ及び各チップ面における上下左右を表す。
【００１０】図１において、ウエハＷＡＦ面には、特に
制限されないが、ゲートアレイ集積回路の多数の製品チ
ップＮＣと、８個のテストチップＴＣとが格子状に配置
される。このうち、製品チップＮＣのそれぞれは、特に
制限されないが、図２に例示されるように、本体領域Ｇ
Ｚに形成されるゲートアレイ集積回路本体ＬＳＩと、本
体領域ＧＺの右方及び下方に形成される複数のテスト素
子ＴＥとを含む。これらのテスト素子ＴＥの間には、テ
ストチップＴＣにおいてテストパッドＴＰが形成される
空き領域が設けられる。一方、テストチップＴＣのそれ
ぞれは、図３に例示されるように、本体領域ＧＺに形成
される複数のテストパッドＴＰと、本体領域ＧＺの右方
及び下方に形成される複数のテストパッドＴＰ及びテス
ト素子ＴＥならびにこれらのテストパッド及びテスト素
子間に設けられる複数の結合配線とを含む。なお、テス
ト素子ＴＥには、ゲートアレイ集積回路本体ＬＳＩを構
成する基本的な論理素子や、その特性変化をみるために
意図的にサイズ等を変えた試験用の論理素子が含まれ
る。また、テストパッドＴＰは、例えばゲートアレイ集
積回路本体ＬＳＩを構成する基本素子の特性評価の項目
に対応して設けられ、その設置数は、ゲートアレイ集積
回路の性能確認及び特性改善ならびに不良解析等を不足
なく行うに充分な数とされる。
制限されないが、ゲートアレイ集積回路の多数の製品チ
ップＮＣと、８個のテストチップＴＣとが格子状に配置
される。このうち、製品チップＮＣのそれぞれは、特に
制限されないが、図２に例示されるように、本体領域Ｇ
Ｚに形成されるゲートアレイ集積回路本体ＬＳＩと、本
体領域ＧＺの右方及び下方に形成される複数のテスト素
子ＴＥとを含む。これらのテスト素子ＴＥの間には、テ
ストチップＴＣにおいてテストパッドＴＰが形成される
空き領域が設けられる。一方、テストチップＴＣのそれ
ぞれは、図３に例示されるように、本体領域ＧＺに形成
される複数のテストパッドＴＰと、本体領域ＧＺの右方
及び下方に形成される複数のテストパッドＴＰ及びテス
ト素子ＴＥならびにこれらのテストパッド及びテスト素
子間に設けられる複数の結合配線とを含む。なお、テス
ト素子ＴＥには、ゲートアレイ集積回路本体ＬＳＩを構
成する基本的な論理素子や、その特性変化をみるために
意図的にサイズ等を変えた試験用の論理素子が含まれ
る。また、テストパッドＴＰは、例えばゲートアレイ集
積回路本体ＬＳＩを構成する基本素子の特性評価の項目
に対応して設けられ、その設置数は、ゲートアレイ集積
回路の性能確認及び特性改善ならびに不良解析等を不足
なく行うに充分な数とされる。
【００１１】ここで、製品チップＮＣは、ゲートアレイ
集積回路本体ＬＳＩを構成するＭＯＳＦＥＴ等の論理素
子やテスト素子ＴＥを形成するための拡散工程と、ゲー
トアレイ集積回路本体ＬＳＩの論理素子間の結合配線を
形成するための配線工程を経て形成される。また、テス
トチップＴＣは、上記ゲートアレイ集積回路本体ＬＳＩ
と同一の拡散工程と、テストパッドＴＰならびにテスト
パッド及びテスト素子間の結合配線等を形成するための
配線工程とを経て形成される。この実施例において、上
記拡散工程及び配線工程におけるフォトリソグラフィ処
理は、ステップ＆リピート型縮小型露光装置つまりステ
ッパを用いて行われ、そのフォトマスクは、１個のチッ
プからなるレチクルを単位として形成される。しかる
に、図２及び図３の平面配置図は、フォトマスクの単位
となるレチクルにそのまま対応し、このレチクルがステ
ップ＆リピート型縮小型露光装置により繰り返し投影さ
れることで、ウエハＷＡＦ面での格子パターンが形成さ
れる。
集積回路本体ＬＳＩを構成するＭＯＳＦＥＴ等の論理素
子やテスト素子ＴＥを形成するための拡散工程と、ゲー
トアレイ集積回路本体ＬＳＩの論理素子間の結合配線を
形成するための配線工程を経て形成される。また、テス
トチップＴＣは、上記ゲートアレイ集積回路本体ＬＳＩ
と同一の拡散工程と、テストパッドＴＰならびにテスト
パッド及びテスト素子間の結合配線等を形成するための
配線工程とを経て形成される。この実施例において、上
記拡散工程及び配線工程におけるフォトリソグラフィ処
理は、ステップ＆リピート型縮小型露光装置つまりステ
ッパを用いて行われ、そのフォトマスクは、１個のチッ
プからなるレチクルを単位として形成される。しかる
に、図２及び図３の平面配置図は、フォトマスクの単位
となるレチクルにそのまま対応し、このレチクルがステ
ップ＆リピート型縮小型露光装置により繰り返し投影さ
れることで、ウエハＷＡＦ面での格子パターンが形成さ
れる。
【００１２】言うまでもなく、隣接する製品チップＮＣ
及びテストチップＴＣの本体領域ＧＺの中間すなわちテ
スト素子ＴＥならびに一部のテストパッドＴＰが形成さ
れる領域は、ウエハＷＡＦをチップ状にダイシングする
ための切断領域ＤＥとなる。また、すでに前記説明から
明らかなように、製品チップＮＣ及びテストチップＴＣ
の拡散工程は、同一のフォトマスクを用いて行われ、そ
の配線工程は、異なるフォトマスクを用いて行われる。
したがって、テストチップＴＣの本体領域ＧＺに設けら
れる複数のテストパッドＴＰの下層には、製品チップＮ
Ｃのゲートアレイ集積回路本体ＬＳＩと同一の図示され
ない論理素子が使用されることなく形成され、製品チッ
プＮＣの切断領域ＤＥに設けられるテスト素子ＴＥは、
対応するテストパッド及び結合配線が形成されずまま使
用されない。
及びテストチップＴＣの本体領域ＧＺの中間すなわちテ
スト素子ＴＥならびに一部のテストパッドＴＰが形成さ
れる領域は、ウエハＷＡＦをチップ状にダイシングする
ための切断領域ＤＥとなる。また、すでに前記説明から
明らかなように、製品チップＮＣ及びテストチップＴＣ
の拡散工程は、同一のフォトマスクを用いて行われ、そ
の配線工程は、異なるフォトマスクを用いて行われる。
したがって、テストチップＴＣの本体領域ＧＺに設けら
れる複数のテストパッドＴＰの下層には、製品チップＮ
Ｃのゲートアレイ集積回路本体ＬＳＩと同一の図示され
ない論理素子が使用されることなく形成され、製品チッ
プＮＣの切断領域ＤＥに設けられるテスト素子ＴＥは、
対応するテストパッド及び結合配線が形成されずまま使
用されない。
【００１３】製品チップＮＣは、ウエハＷＡＦのダイシ
ングが終了した後、所定のパッケージ処理を受け、製品
又は製品見本等となる。一方、テストチップＴＣは、ウ
エハ状態において試験装置によるプローブテストを受
け、ゲートアレイ集積回路本体ＬＳＩを構成する基本素
子の特性評価に供される。前述のように、テストチップ
ＴＣに設けられるテストパッドＴＰならびにテストパッ
ド及びテスト素子間の結合配線等は、その配線工程にお
いて製品チップＮＣとは異なるフォトマスクが用いられ
ることで、言い換えるならばマスタースライスによって
選択的に形成される。しかるに、この実施例のゲートア
レイ集積回路では、その開発期及び量産期において、専
用の試作品を作ることなくかつ充分な試験項目にわたっ
てその基本素子の特性評価を実施でき、これによってゲ
ートアレイ集積回路の開発期間を縮小し、その開発経費
を削減することができるものとなる。
ングが終了した後、所定のパッケージ処理を受け、製品
又は製品見本等となる。一方、テストチップＴＣは、ウ
エハ状態において試験装置によるプローブテストを受
け、ゲートアレイ集積回路本体ＬＳＩを構成する基本素
子の特性評価に供される。前述のように、テストチップ
ＴＣに設けられるテストパッドＴＰならびにテストパッ
ド及びテスト素子間の結合配線等は、その配線工程にお
いて製品チップＮＣとは異なるフォトマスクが用いられ
ることで、言い換えるならばマスタースライスによって
選択的に形成される。しかるに、この実施例のゲートア
レイ集積回路では、その開発期及び量産期において、専
用の試作品を作ることなくかつ充分な試験項目にわたっ
てその基本素子の特性評価を実施でき、これによってゲ
ートアレイ集積回路の開発期間を縮小し、その開発経費
を削減することができるものとなる。
【００１４】以上の本実施例に示されるように、この発
明をゲートアレイ等の半導体装置に適用することで、次
のような作用効果が得られる。すなわち、 （１）ゲートアレイ集積回路等が形成されるウエハ面の
切断領域に、多数のテスト素子を形成し、ゲートアレイ
集積回路等が形成されるべき所定の本体領域に、テスト
素子を用いるためのテストパッドならびに結合配線をマ
スタースライスによって選択的に形成することで、専用
の試作品を作ることなく、ゲートアレイ集積回路等の開
発期及び量産期に必要な基本素子の特性評価を多数の項
目について実施することができるという効果が得られ
る。 （２）上記（１）項により、基本素子の特性評価を必要
とするゲートアレイ集積回路等の開発期間を縮小し、そ
の開発経費を削減することができるという効果が得られ
る。
明をゲートアレイ等の半導体装置に適用することで、次
のような作用効果が得られる。すなわち、 （１）ゲートアレイ集積回路等が形成されるウエハ面の
切断領域に、多数のテスト素子を形成し、ゲートアレイ
集積回路等が形成されるべき所定の本体領域に、テスト
素子を用いるためのテストパッドならびに結合配線をマ
スタースライスによって選択的に形成することで、専用
の試作品を作ることなく、ゲートアレイ集積回路等の開
発期及び量産期に必要な基本素子の特性評価を多数の項
目について実施することができるという効果が得られ
る。 （２）上記（１）項により、基本素子の特性評価を必要
とするゲートアレイ集積回路等の開発期間を縮小し、そ
の開発経費を削減することができるという効果が得られ
る。
【００１５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ウエハＷＡＦの形状は任意である
し、ウエハＷＡＦ面に形成される製品チップＮＣ及びテ
ストチップＴＣの数も任意に設定できる。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ウエハＷＡＦの形状は任意である
し、ウエハＷＡＦ面に形成される製品チップＮＣ及びテ
ストチップＴＣの数も任意に設定できる。
【００１６】図２及び図３において、切断領域ＤＥは、
本体領域ＧＺの左方及び上方に設けることができる。ま
た、テストチップＴＣの本体領域ＧＺに充分な数のテス
トパッドＴＰが形成できる場合には、切断領域ＤＥにテ
ストパッドＴＰを形成する必要がない。フォトマスク
は、複数チップからなるレチクルを単位として形成して
もよい。この場合、レチクルを構成する複数チップの一
つをテストチップ候補として専用化し、このチップの周
辺にのみテスト素子ＴＥを形成すれば、無駄になるテス
ト素子の数を削減することができる。ゲートアレイ集積
回路は、ＣＭＯＳ回路を基本に構成されることを必須条
件としないし。さらに、製品チップＮＣ及びテストチッ
プＴＣの切断領域ＤＥに設けられるテストパッドＴＰ及
びテスト素子ＴＥならびにテストチップＴＣの本体領域
ＧＺに設けられるテストパッドＴＰの数及び具体的なレ
イアウト等は、種々の実施形態を採りうる。
本体領域ＧＺの左方及び上方に設けることができる。ま
た、テストチップＴＣの本体領域ＧＺに充分な数のテス
トパッドＴＰが形成できる場合には、切断領域ＤＥにテ
ストパッドＴＰを形成する必要がない。フォトマスク
は、複数チップからなるレチクルを単位として形成して
もよい。この場合、レチクルを構成する複数チップの一
つをテストチップ候補として専用化し、このチップの周
辺にのみテスト素子ＴＥを形成すれば、無駄になるテス
ト素子の数を削減することができる。ゲートアレイ集積
回路は、ＣＭＯＳ回路を基本に構成されることを必須条
件としないし。さらに、製品チップＮＣ及びテストチッ
プＴＣの切断領域ＤＥに設けられるテストパッドＴＰ及
びテスト素子ＴＥならびにテストチップＴＣの本体領域
ＧＺに設けられるテストパッドＴＰの数及び具体的なレ
イアウト等は、種々の実施形態を採りうる。
【００１７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるゲー
トアレイ集積回路に適用した場合について説明したが、
それに限定されるものではなく、例えば、ゲートアレイ
形態を採る専用の論理集積回路装置や論理機能付メモリ
等にも適用できる。この発明は、少なくとも基本素子の
特性評価を必要とする半導体装置に広く適用できる。
てなされた発明をその背景となった利用分野であるゲー
トアレイ集積回路に適用した場合について説明したが、
それに限定されるものではなく、例えば、ゲートアレイ
形態を採る専用の論理集積回路装置や論理機能付メモリ
等にも適用できる。この発明は、少なくとも基本素子の
特性評価を必要とする半導体装置に広く適用できる。
【００１８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、そのフォトリソグラフィ処
理にステップ＆リピート型縮小型露光装置が用いられる
半導体装置において、ゲートアレイ集積回路等が形成さ
れるウエハ面の切断領域に多数のテスト素子を形成し、
ゲートアレイ集積回路等が形成されるべき所定の本体領
域に、テスト素子を用いるためのテストパッドならびに
結合配線をマスタースライスによって選択的に形成する
ことで、専用の試作品を作ることなく、ゲートアレイ集
積回路等の開発期及び量産期に必要な基本素子の特性評
価を多数の項目について実施することができる。その結
果、基本素子の特性評価を必要とするゲートアレイ集積
回路等の開発期間を縮小し、その開発経費を削減するこ
とができる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、そのフォトリソグラフィ処
理にステップ＆リピート型縮小型露光装置が用いられる
半導体装置において、ゲートアレイ集積回路等が形成さ
れるウエハ面の切断領域に多数のテスト素子を形成し、
ゲートアレイ集積回路等が形成されるべき所定の本体領
域に、テスト素子を用いるためのテストパッドならびに
結合配線をマスタースライスによって選択的に形成する
ことで、専用の試作品を作ることなく、ゲートアレイ集
積回路等の開発期及び量産期に必要な基本素子の特性評
価を多数の項目について実施することができる。その結
果、基本素子の特性評価を必要とするゲートアレイ集積
回路等の開発期間を縮小し、その開発経費を削減するこ
とができる。
【図１】この発明が適用されたゲートアレイ集積回路を
搭載するウエハの一実施例を示す平面配置図である。
搭載するウエハの一実施例を示す平面配置図である。
【図２】図１のウエハに搭載されるゲートアレイ集積回
路の製品チップの一実施例を示す平面配置図である。
路の製品チップの一実施例を示す平面配置図である。
【図３】図１のウエハに搭載されるゲートアレイ集積回
路のテストチップの一実施例を示す平面配置図である。
路のテストチップの一実施例を示す平面配置図である。
【図４】この発明に先立って本願発明者等が開発したゲ
ートアレイ集積回路の製品チップの一例を示す平面配置
図である。
ートアレイ集積回路の製品チップの一例を示す平面配置
図である。
ＷＡＦ・・・ウエハ、ＮＣ・・・製品チップ、ＴＣ・・
・テストチップ。ＧＺ・・・本体領域、ＤＺ・・・切断
領域、ＬＳＩ・・・ゲートアレイ集積回路、ＴＰ・・・
テストパッド、ＴＥ・・・テスト素子。
・テストチップ。ＧＺ・・・本体領域、ＤＺ・・・切断
領域、ＬＳＩ・・・ゲートアレイ集積回路、ＴＰ・・・
テストパッド、ＴＥ・・・テスト素子。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/118 9169−4Ｍ Ｈ０１Ｌ 21/82 Ｍ
Claims (3)
- 【請求項１】 ウエハ面の本体領域に形成される集積回
路と、ウエハ面の切断領域に形成され上記集積回路の特
性評価に供されるテスト素子とを具備し、上記テスト素
子に係るテストパッド及び結合配線が、マスタースライ
スにより所定の上記本体領域に選択的に形成されること
を特徴とする半導体装置。 - 【請求項２】 上記半導体装置のリソグラフィ処理に
は、ステップ＆リピート型縮小型露光装置が用いられる
ことを特徴とする請求項１の半導体装置。 - 【請求項３】 上記集積回路は、ゲートアレイ集積回路
であることを特徴とする請求項１又は請求項２の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006213A JPH05190681A (ja) | 1992-01-17 | 1992-01-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4006213A JPH05190681A (ja) | 1992-01-17 | 1992-01-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05190681A true JPH05190681A (ja) | 1993-07-30 |
Family
ID=11632252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4006213A Pending JPH05190681A (ja) | 1992-01-17 | 1992-01-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05190681A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135241A (ja) * | 1993-11-11 | 1995-05-23 | Nec Corp | 半導体装置およびその評価方法 |
| JP2003100824A (ja) * | 2001-09-25 | 2003-04-04 | Sanyo Electric Co Ltd | 半導体装置とその測定パッド形成方法 |
-
1992
- 1992-01-17 JP JP4006213A patent/JPH05190681A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07135241A (ja) * | 1993-11-11 | 1995-05-23 | Nec Corp | 半導体装置およびその評価方法 |
| JP2003100824A (ja) * | 2001-09-25 | 2003-04-04 | Sanyo Electric Co Ltd | 半導体装置とその測定パッド形成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5691570A (en) | Integrated circuits having patterns of mirror images and packages incorporating the same | |
| KR100399355B1 (ko) | 로컬 모니터 회로를 포함하는 반도체 집적 회로 | |
| KR950002050A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| EP1284499A2 (en) | Apparatus and method for a production testline to monitor cmos srams | |
| US8972912B1 (en) | Structure for chip extension | |
| JPH05190681A (ja) | 半導体装置 | |
| US6314543B1 (en) | Method of placing marks for alignment accuracy measurement | |
| US20010022360A1 (en) | Test structure in an integrated semiconductor | |
| Hurst | VLSI custom microelectronics: digital: analog, and mixed-signal | |
| EP0650196A2 (en) | Semiconductor integrated circuit device and method of producing the same using master slice approach | |
| JPH05198672A (ja) | セル設計方法、及びそれを用いた半導体集積回路の製造方法 | |
| JPH07120696B2 (ja) | 半導体装置の製造方法 | |
| Richard | Semiconductor Manufacturing | |
| JPH065663A (ja) | 評価用半導体装置 | |
| JP3487297B2 (ja) | 半導体装置の検査方法及び検査用ウェハ及び検査用パターンマスク | |
| Makimoto et al. | Automation in semiconductor manufacturing | |
| JPH03116850A (ja) | 半導体装置 | |
| JPH09199377A (ja) | チップ製造方法 | |
| Veendrick et al. | The chip development cycle | |
| JPS63187648A (ja) | ゲ−トアレイ | |
| JPH023967A (ja) | 半導体集積回路装置 | |
| JPS587847A (ja) | 半導体装置 | |
| JP2792447B2 (ja) | 半導体装置の製造方法およびフォトマスク | |
| JP2002158159A (ja) | 半導体装置の製造方法及びレチクル及び半導体ウェハ | |
| JPH08153861A (ja) | 半導体装置およびその製造方法 |