JPH07135241A - 半導体装置およびその評価方法 - Google Patents
半導体装置およびその評価方法Info
- Publication number
- JPH07135241A JPH07135241A JP28223493A JP28223493A JPH07135241A JP H07135241 A JPH07135241 A JP H07135241A JP 28223493 A JP28223493 A JP 28223493A JP 28223493 A JP28223493 A JP 28223493A JP H07135241 A JPH07135241 A JP H07135241A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- emitter
- mesa
- needle
- protrusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【目的】針状プローブを用いて微細なメサ形状を有する
トランジスタの製造工程途中における電気的評価を容易
にする。 【構成】特性評価を行いたいメサ状トランジスタ２０と
同じ寸法・構造の突起物形状を多数併置した構成の評価
パターン３０，４０の電極間（７ａ，８ａ）に針状プロ
ーブ（１２，１２ａ，１２ｂ）を接触させて、プローブ
間の電気的測定を行う。突起形状間の間隔Ｌは、針状プ
ローブの先端部の曲率半径ｒに対して所定の値以下に設
定する。 【効果】少なくとも１つの突起形状の上面の電極（７
ａ）のみに針状プローブを確実に接触できる。従って、
この突起形状の特性を測定することでメサ状のトランジ
スタ２０の特性が把握できる。
トランジスタの製造工程途中における電気的評価を容易
にする。 【構成】特性評価を行いたいメサ状トランジスタ２０と
同じ寸法・構造の突起物形状を多数併置した構成の評価
パターン３０，４０の電極間（７ａ，８ａ）に針状プロ
ーブ（１２，１２ａ，１２ｂ）を接触させて、プローブ
間の電気的測定を行う。突起形状間の間隔Ｌは、針状プ
ローブの先端部の曲率半径ｒに対して所定の値以下に設
定する。 【効果】少なくとも１つの突起形状の上面の電極（７
ａ）のみに針状プローブを確実に接触できる。従って、
この突起形状の特性を測定することでメサ状のトランジ
スタ２０の特性が把握できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置およびその評
価方法に係わり、特に微細なメサ形状を有するトランジ
スタの電気的特性を評価するための評価パターンに関す
るものである。
価方法に係わり、特に微細なメサ形状を有するトランジ
スタの電気的特性を評価するための評価パターンに関す
るものである。
【０００２】
【従来の技術】半導体装置は、高集積化・高速化に向け
て精力的な研究開発が進められている。特に、化合物半
導体のヘテロ接合を利用したバイポーラトランジスタ
（以下、ＨＢＴ、と称す）は、ベース濃度を高くしても
エミッタ注入効率を高く保持できるため、高利得かつ高
速化が期待され次世代の半導体素子として注目されてい
る。このＨＢＴにおいても、Ｓｉ半導体素子と同様、そ
の本質的に有する高速性を最大限に引き出すため、さら
には、高集積化のため、素子の微細化が極めて重要であ
る。
て精力的な研究開発が進められている。特に、化合物半
導体のヘテロ接合を利用したバイポーラトランジスタ
（以下、ＨＢＴ、と称す）は、ベース濃度を高くしても
エミッタ注入効率を高く保持できるため、高利得かつ高
速化が期待され次世代の半導体素子として注目されてい
る。このＨＢＴにおいても、Ｓｉ半導体素子と同様、そ
の本質的に有する高速性を最大限に引き出すため、さら
には、高集積化のため、素子の微細化が極めて重要であ
る。
【０００３】例えば、特願平４−４６４６５号には微細
なエミッタを有するメサ型ＨＢＴの製造方法が提示され
ている。この製造方法においては、図３（Ａ）の断面図
に示すように、半絶縁性基板１上に、順次エピタキシャ
ル成長されたコレクタ層２、ベース層３、及びエミッタ
層４の上に、予じめ微細の第一のエミッタ電極５を形成
しておき、これをマスクにエミッタメサ４の加工を行う
ことでベース層３を露出して、ベース電極８を形成する
工程を有している。またコレクタ層２はプロトンイオン
注入によるダメージ層１０により囲まれている。エミッ
タメサ４とベース電極８の絶縁分離は絶縁性側壁６を設
けることで行っている。また、ベース電極８を形成する
際に、第１のエミッタ電極５上に成膜された金属膜は第
二のエミッタ電極７として機能する。またこの際にコレ
クタ電極９も形成される。
なエミッタを有するメサ型ＨＢＴの製造方法が提示され
ている。この製造方法においては、図３（Ａ）の断面図
に示すように、半絶縁性基板１上に、順次エピタキシャ
ル成長されたコレクタ層２、ベース層３、及びエミッタ
層４の上に、予じめ微細の第一のエミッタ電極５を形成
しておき、これをマスクにエミッタメサ４の加工を行う
ことでベース層３を露出して、ベース電極８を形成する
工程を有している。またコレクタ層２はプロトンイオン
注入によるダメージ層１０により囲まれている。エミッ
タメサ４とベース電極８の絶縁分離は絶縁性側壁６を設
けることで行っている。また、ベース電極８を形成する
際に、第１のエミッタ電極５上に成膜された金属膜は第
二のエミッタ電極７として機能する。またこの際にコレ
クタ電極９も形成される。
【０００４】次に、、図３（Ｂ）に示すように、配線工
程におけるトランジスタのエミッタ電極の開口は、基板
１上に形成した絶縁膜を平坦化した後、所定の高さまで
エッチバックすることにより、メサ形状の頂部のエミッ
タ電極７を選択的に露出する層間絶縁膜１３を形成す
る。
程におけるトランジスタのエミッタ電極の開口は、基板
１上に形成した絶縁膜を平坦化した後、所定の高さまで
エッチバックすることにより、メサ形状の頂部のエミッ
タ電極７を選択的に露出する層間絶縁膜１３を形成す
る。
【０００５】
【発明が解決しようとする課題】このようなメサ型ＨＢ
Ｔの製造工程では、各電極及び半導体層の露出状況、或
は半導体層間及び電極と半導体層間の電気的特性の確認
作業が針状プローブを用いて行われる。例えば図３
（Ａ）において、ベース電極８の形成後、このベース電
極８と第二のエミッタ電極７とに針状プローブを接触さ
せ、この間の電圧−電流特性を測定することでベース電
極８と第二のエミッタ電極７間の短絡状況、或は、第一
のエミッタ電極５と第二のエミッタ電極７の接続状況さ
らには、エミッタ・ベース間の半導体接合特性等の電気
的特性が評価される。
Ｔの製造工程では、各電極及び半導体層の露出状況、或
は半導体層間及び電極と半導体層間の電気的特性の確認
作業が針状プローブを用いて行われる。例えば図３
（Ａ）において、ベース電極８の形成後、このベース電
極８と第二のエミッタ電極７とに針状プローブを接触さ
せ、この間の電圧−電流特性を測定することでベース電
極８と第二のエミッタ電極７間の短絡状況、或は、第一
のエミッタ電極５と第二のエミッタ電極７の接続状況さ
らには、エミッタ・ベース間の半導体接合特性等の電気
的特性が評価される。
【０００６】更に、層間絶縁膜の平坦化、及び、引き続
いてのエッチバック工程後に、第二のエミッタ電極７と
他の電極間との電圧−電流特性を測定することでエミッ
タ電極７の露出状況が評価できる。
いてのエッチバック工程後に、第二のエミッタ電極７と
他の電極間との電圧−電流特性を測定することでエミッ
タ電極７の露出状況が評価できる。
【０００７】しかしながら、このような評価方法は、針
状プローブを接触させる電極あるいは半導体層の表面積
がプローブ先端より充分大きければ使用できるが、ＨＢ
Ｔが微細化され、その表面積が針状プローブ先端より小
さければ針状プローブを微細電極に接触させるのは極め
て困難となる。
状プローブを接触させる電極あるいは半導体層の表面積
がプローブ先端より充分大きければ使用できるが、ＨＢ
Ｔが微細化され、その表面積が針状プローブ先端より小
さければ針状プローブを微細電極に接触させるのは極め
て困難となる。
【０００８】本発明の目的は前記従来の問題点を解決
し、微細化されたメサ状トランジスタのプロセス工程中
の特性評価が可能な評価パターンの技術を提供すること
にある。
し、微細化されたメサ状トランジスタのプロセス工程中
の特性評価が可能な評価パターンの技術を提供すること
にある。
【０００９】
【課題を解決するための手段】本発明の特徴は、半導体
基板にメサ形状を有する半導体素子およびその特性評価
のために針状プローブを接触させる評価パターンが形成
された半導体装置において、前記評価パターンは前記半
導体素子のメサ形状と同一形状の複数個の突起形状が一
定の間隔で連立して構成されている半導体装置にある。
前記突起形状間の表面から前記突起形状の上面までの高
さをＤとし、針状プローブの先端部の曲率半径をｒとす
ると、前記突起形状間の間隔Ｌは Ｌ〈２（２ｒＤ−Ｄ2 ）1/2 の関係を満たすように設定されていることが好ましい。
ここで前記半導体素子はバイポーラトランジスタであ
り、前記メサ形状の上面はエミッタもしくはコレクタ電
極からなり、前記メサ形状の底部の周辺上面はベース電
極からなり、前記突起形状の上面は前記エミッタもしく
はコレクタ電極と同一構成の第１の電極からなり、前記
突起形状間の表面は前記ベース電極と同一構成の第２の
電極からなっていることができる。あるいは、前記半導
体素子はバイポーラトランジスタであり、前記メサ形状
の上面はエミッタもしくはコレクタ電極からなり、前記
突起形状の上面は前記エミッタもしくはコレクタ電極と
同一構成の電極からなり、前記突起形状間の表面は層間
絶縁膜からなっていることができる。
基板にメサ形状を有する半導体素子およびその特性評価
のために針状プローブを接触させる評価パターンが形成
された半導体装置において、前記評価パターンは前記半
導体素子のメサ形状と同一形状の複数個の突起形状が一
定の間隔で連立して構成されている半導体装置にある。
前記突起形状間の表面から前記突起形状の上面までの高
さをＤとし、針状プローブの先端部の曲率半径をｒとす
ると、前記突起形状間の間隔Ｌは Ｌ〈２（２ｒＤ−Ｄ2 ）1/2 の関係を満たすように設定されていることが好ましい。
ここで前記半導体素子はバイポーラトランジスタであ
り、前記メサ形状の上面はエミッタもしくはコレクタ電
極からなり、前記メサ形状の底部の周辺上面はベース電
極からなり、前記突起形状の上面は前記エミッタもしく
はコレクタ電極と同一構成の第１の電極からなり、前記
突起形状間の表面は前記ベース電極と同一構成の第２の
電極からなっていることができる。あるいは、前記半導
体素子はバイポーラトランジスタであり、前記メサ形状
の上面はエミッタもしくはコレクタ電極からなり、前記
突起形状の上面は前記エミッタもしくはコレクタ電極と
同一構成の電極からなり、前記突起形状間の表面は層間
絶縁膜からなっていることができる。
【００１０】本発明の他の特徴は、半導体基板上に半導
体素子のメサ形状と該メサ形状と同一形状でありかつた
がいに一定の間隔で連立する複数個の突起形状の評価パ
ターンとを同時に形成し、前記突起形状に針状プローブ
を接触させて前記半導体素子の特性を評価する方法であ
って、前記突起形状間の表面から前記突起形状の上面ま
での高さＤと、前記突起形状間の間隔Ｌと、針状プロー
ブの先端部の曲率半径ｒとの関係が、Ｌ〈２（２ｒＤ−
Ｄ2 ）1/2 である半導体装置の評価方法にある。ここ
で、前記半導体素子はバイポーラトランジスタであり、
前記メサ形状の上面はエミッタもしくはコレクタ電極か
らなり、前記メサ形状の底部の周辺上面はベース電極か
らなり、前記突起形状の上面は前記エミッタもしくはコ
レクタ電極と同一構成の第１の電極からなり、前記突起
形状間の表面は前記ベース電極と同一構成の第２の電極
からなり、前記第１および第２の電極に一対の前記針状
プローブをそれぞれ接触させることにより前記トランジ
スタのエミッタもしくはコレクタとベース間の短絡状態
評価やオープン状態の評価も含めたダイオード特性評価
することができる。あるいは、前記半導体素子はバイポ
ーラトランジスタであり、前記メサ形状の上面はエミッ
タもしくはコレクタ電極からなり、前記突起形状の上面
は前記エミッタもしくはコレクタ電極と同一構成の電極
からなり、前記突起形状間の表面は層間絶縁膜からな
り、複数の前記突起形状の上面の電極に一対の前記針状
プローブをそれぞれ接触させることにより前記トランジ
スタのエミッタもしくはコレクタとベース間の特性を評
価をすることができる。あるいは、前記半導体素子はバ
イポーラトランジスタであり、前記メサ形状の上面はエ
ミッタもしくはコレクタ電極からなり、前記突起形状の
上面は前記エミッタもしくはコレクタ電極と同一構成の
電極からなり、前記突起形状間の表面は層間絶縁膜から
なり、複数の前記突起形状の上面の電極に一対の前記針
状プローブをそれぞれ接触させることにより前記トラン
ジスタのエミッタもしくはコレクタとベース間の短絡状
態評価も含めたダイオード特性評価、すなわち、たがい
に逆方向のダイオード２個の直列接続体の特性評価をす
ることができる。
体素子のメサ形状と該メサ形状と同一形状でありかつた
がいに一定の間隔で連立する複数個の突起形状の評価パ
ターンとを同時に形成し、前記突起形状に針状プローブ
を接触させて前記半導体素子の特性を評価する方法であ
って、前記突起形状間の表面から前記突起形状の上面ま
での高さＤと、前記突起形状間の間隔Ｌと、針状プロー
ブの先端部の曲率半径ｒとの関係が、Ｌ〈２（２ｒＤ−
Ｄ2 ）1/2 である半導体装置の評価方法にある。ここ
で、前記半導体素子はバイポーラトランジスタであり、
前記メサ形状の上面はエミッタもしくはコレクタ電極か
らなり、前記メサ形状の底部の周辺上面はベース電極か
らなり、前記突起形状の上面は前記エミッタもしくはコ
レクタ電極と同一構成の第１の電極からなり、前記突起
形状間の表面は前記ベース電極と同一構成の第２の電極
からなり、前記第１および第２の電極に一対の前記針状
プローブをそれぞれ接触させることにより前記トランジ
スタのエミッタもしくはコレクタとベース間の短絡状態
評価やオープン状態の評価も含めたダイオード特性評価
することができる。あるいは、前記半導体素子はバイポ
ーラトランジスタであり、前記メサ形状の上面はエミッ
タもしくはコレクタ電極からなり、前記突起形状の上面
は前記エミッタもしくはコレクタ電極と同一構成の電極
からなり、前記突起形状間の表面は層間絶縁膜からな
り、複数の前記突起形状の上面の電極に一対の前記針状
プローブをそれぞれ接触させることにより前記トランジ
スタのエミッタもしくはコレクタとベース間の特性を評
価をすることができる。あるいは、前記半導体素子はバ
イポーラトランジスタであり、前記メサ形状の上面はエ
ミッタもしくはコレクタ電極からなり、前記突起形状の
上面は前記エミッタもしくはコレクタ電極と同一構成の
電極からなり、前記突起形状間の表面は層間絶縁膜から
なり、複数の前記突起形状の上面の電極に一対の前記針
状プローブをそれぞれ接触させることにより前記トラン
ジスタのエミッタもしくはコレクタとベース間の短絡状
態評価も含めたダイオード特性評価、すなわち、たがい
に逆方向のダイオード２個の直列接続体の特性評価をす
ることができる。
【００１１】本発明における半導体素子評価パターンに
おいては、メサ状トランジスタの各電極が微細なため、
直接針状プローブを電極上に接触させることが困難で
も、突起形状と針状プローブとが上記関係を満たすこと
で、突起形状の上面に接触すべき針状プローブが突起形
状の周辺部の底部に不所望に接触することなく、確実に
少なくとも１つの突起形状の上面にこの針状プローブを
接触させることが出来る。
おいては、メサ状トランジスタの各電極が微細なため、
直接針状プローブを電極上に接触させることが困難で
も、突起形状と針状プローブとが上記関係を満たすこと
で、突起形状の上面に接触すべき針状プローブが突起形
状の周辺部の底部に不所望に接触することなく、確実に
少なくとも１つの突起形状の上面にこの針状プローブを
接触させることが出来る。
【００１２】また、突起形状は、メサ状トランジスタの
メサ形状と同じ寸法・構造であるため、メサ状トランジ
スタがその製造プロセスの各段階で経験する形状の変化
・特性の変化は、評価パターンのこの突起形状も経験す
る。すなわち、同一基板状に成膜された半導体エピタキ
シャル層や金属膜を、同一の工程でトランジスタのメサ
形状と同じパターンにパターニングして突起形状を形成
することで、不所望な短絡状態やオープン状態あるいは
層間絶縁膜のエッチング不足も含めたトランジスタのメ
サ形状における特性と評価パターンの突起形状における
特性とが一致している。従って、この突起形状の特性を
測定することでメサ状トランジスタの特性が把握でき
る。
メサ形状と同じ寸法・構造であるため、メサ状トランジ
スタがその製造プロセスの各段階で経験する形状の変化
・特性の変化は、評価パターンのこの突起形状も経験す
る。すなわち、同一基板状に成膜された半導体エピタキ
シャル層や金属膜を、同一の工程でトランジスタのメサ
形状と同じパターンにパターニングして突起形状を形成
することで、不所望な短絡状態やオープン状態あるいは
層間絶縁膜のエッチング不足も含めたトランジスタのメ
サ形状における特性と評価パターンの突起形状における
特性とが一致している。従って、この突起形状の特性を
測定することでメサ状トランジスタの特性が把握でき
る。
【００１３】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１４】図１は本発明の一実施例のメサ状ＨＢＴの
製造工程途中を示す断面図であり、図３（Ａ）に本発明
の評価パターン３０を適用したものである。
製造工程途中を示す断面図であり、図３（Ａ）に本発明
の評価パターン３０を適用したものである。
【００１５】半絶縁性ＧａＡｓ基板１上にｎ型ＧａＡｓ
コレクタ層２，Ｐ型ＧａＡｓベース層、ｎ型ＧａＡｓエ
ミッタ層をエピタキシャル成長により順次成長し、プロ
トンイオン注入によるダメージ層１０によりＨＢＴ形成
領域を取り囲み、ベース層をパターニングしてＨＢＴ２
０のベース３を形成し、エミッタ層をパターニングして
ＨＢＴ２０のエミッタ４を形成する。そして、エミッタ
４と、その側面の絶縁性側壁６と、その上面の第一のエ
ミッタ電極５および第二のエミッタ電極７とからＨＢＴ
のメサ形状を形成している。またこのメサ形状の周囲の
ベース３の上面にベース電極８が形成している。
コレクタ層２，Ｐ型ＧａＡｓベース層、ｎ型ＧａＡｓエ
ミッタ層をエピタキシャル成長により順次成長し、プロ
トンイオン注入によるダメージ層１０によりＨＢＴ形成
領域を取り囲み、ベース層をパターニングしてＨＢＴ２
０のベース３を形成し、エミッタ層をパターニングして
ＨＢＴ２０のエミッタ４を形成する。そして、エミッタ
４と、その側面の絶縁性側壁６と、その上面の第一のエ
ミッタ電極５および第二のエミッタ電極７とからＨＢＴ
のメサ形状を形成している。またこのメサ形状の周囲の
ベース３の上面にベース電極８が形成している。
【００１６】本実施例においては、同じ基板１およびコ
レクタ層２のＨＢＴ２０が形成されない箇所に評価パタ
ーン３０形成する。すなわち、エミッタ層からＨＢＴの
エミッタ４をパターニング形成する際に、エミッタ４と
同じパター形状に、すなわち同じ平面形状に互いに所定
の間隔を有して離間した多数の突起物４ａを同じエミッ
タ層から同時に形成する。さらに、ＨＢＴの第一のエミ
ッタ電極５の形成と同時に突起物４ａの上面に電極５ａ
を形成し、ＨＢＴの絶縁性側壁６の形成と同時に突起物
４ａの側面に絶縁性側壁６ａを形成し、ＨＢＴの第２の
エミッタ電極７およびベース電極８の形成と同時に評価
パターン３０の電極５ａ上の電極７ａおよびベース層３
上の電極８ａを形成する。これにより突起物４ａと絶縁
性側壁６ａと電極５ａ，７ａとから、互いに間隔Ｌを有
して連立する多数の突出形状が形成されて評価パターン
３０を構成する。また評価パターンのベース層３上の各
箇所の電極８ａは図示しない領域でたがいに連続的に接
続されており、各突起形状はそれぞれアイランド上にな
っているから電極７ａどうしは絶縁分離されている。
そしてこの評価パターン３０の突出形状の上面電極７ａ
に針状プローブ１２ａを当接し、突出形状配列から離間
した電極８ａに針状プローブ１２ｂを当接して評価パタ
ーン２０における突出物４ａとベース層３との間の、不
所望の短絡開放状態も含めた特性を測定することによ
り、ＨＢＴ２０のベース−エミッタ間の特性すなわち、
短絡・開放状態やＰＮ接合特性を評価する。
レクタ層２のＨＢＴ２０が形成されない箇所に評価パタ
ーン３０形成する。すなわち、エミッタ層からＨＢＴの
エミッタ４をパターニング形成する際に、エミッタ４と
同じパター形状に、すなわち同じ平面形状に互いに所定
の間隔を有して離間した多数の突起物４ａを同じエミッ
タ層から同時に形成する。さらに、ＨＢＴの第一のエミ
ッタ電極５の形成と同時に突起物４ａの上面に電極５ａ
を形成し、ＨＢＴの絶縁性側壁６の形成と同時に突起物
４ａの側面に絶縁性側壁６ａを形成し、ＨＢＴの第２の
エミッタ電極７およびベース電極８の形成と同時に評価
パターン３０の電極５ａ上の電極７ａおよびベース層３
上の電極８ａを形成する。これにより突起物４ａと絶縁
性側壁６ａと電極５ａ，７ａとから、互いに間隔Ｌを有
して連立する多数の突出形状が形成されて評価パターン
３０を構成する。また評価パターンのベース層３上の各
箇所の電極８ａは図示しない領域でたがいに連続的に接
続されており、各突起形状はそれぞれアイランド上にな
っているから電極７ａどうしは絶縁分離されている。
そしてこの評価パターン３０の突出形状の上面電極７ａ
に針状プローブ１２ａを当接し、突出形状配列から離間
した電極８ａに針状プローブ１２ｂを当接して評価パタ
ーン２０における突出物４ａとベース層３との間の、不
所望の短絡開放状態も含めた特性を測定することによ
り、ＨＢＴ２０のベース−エミッタ間の特性すなわち、
短絡・開放状態やＰＮ接合特性を評価する。
【００１７】本発明においては、電極７ａの上面１７と
電極８ａの上面１８との間の距離Ｄすなわちこの工程に
おける突出形状の高さＤと、突出形状間の距離Ｌと、針
状プローブ１２ａの先端部の曲率半径ｒとの関係は、針
状プローブ１２ａの先端が電極８ａの上面１８に不所望
に接触しない条件である第１式から導かれた第２式を満
足する必要がある。
電極８ａの上面１８との間の距離Ｄすなわちこの工程に
おける突出形状の高さＤと、突出形状間の距離Ｌと、針
状プローブ１２ａの先端部の曲率半径ｒとの関係は、針
状プローブ１２ａの先端が電極８ａの上面１８に不所望
に接触しない条件である第１式から導かれた第２式を満
足する必要がある。
【００１８】
【００１９】
【００２０】例えば段差Ｄが１μｍ、針状プローブ１２
ａの曲率半径ｒが５μｍの場合、Ｌを６μｍより小とす
れば、上記不所望の接触は発生しない。
ａの曲率半径ｒが５μｍの場合、Ｌを６μｍより小とす
れば、上記不所望の接触は発生しない。
【００２１】図２は図１の後の工程における評価方法を
示す断面図あり、図３（Ｂ）に本発明の評価パターン４
０を適用したものである。尚、図２において図１と同一
の機能の箇所は同じ符号で示してあるから重複する説明
は省略する。
示す断面図あり、図３（Ｂ）に本発明の評価パターン４
０を適用したものである。尚、図２において図１と同一
の機能の箇所は同じ符号で示してあるから重複する説明
は省略する。
【００２２】図１の工程の後、全体に絶縁膜を披着し、
平坦化処理を行い、引き続いてこの絶縁膜をエッチバッ
クしてＨＢＴ２０の第二のエミッタ電極７および評価パ
ターン４０の電極７ａを露出させた層間絶縁握１３を形
成する。
平坦化処理を行い、引き続いてこの絶縁膜をエッチバッ
クしてＨＢＴ２０の第二のエミッタ電極７および評価パ
ターン４０の電極７ａを露出させた層間絶縁握１３を形
成する。
【００２３】この工程では、評価パターン４０の複数の
突出形状の電極７ａに一対の針状プローブ１２，１２を
それぞれ当接して、ベース層３と突出部４ａとのＰＮ接
合特性を測定する。すなわちたがいに逆方向のダイオー
ド２個の直列接続体（Ｂａｃｋ−ｔｏ−Ｂａｃｋ）の特
性を測定する。この場合、層間絶縁膜１３の上面２３と
電極７ａの上面１７との距離が図２の工程における突出
部の高さＤとなるから、この値は図１の場合より小さく
なる。したがって図１における針状プローブの曲率半径
ｒと図２における針状プローブの曲率半径ｒとが等しい
とすると、図２における評価パターン４０の突出形状間
の距離Ｌは、上記第２式により、図１における評価パタ
ーン３０の突出形状間の距離Ｌより小にする必要があ
る。
突出形状の電極７ａに一対の針状プローブ１２，１２を
それぞれ当接して、ベース層３と突出部４ａとのＰＮ接
合特性を測定する。すなわちたがいに逆方向のダイオー
ド２個の直列接続体（Ｂａｃｋ−ｔｏ−Ｂａｃｋ）の特
性を測定する。この場合、層間絶縁膜１３の上面２３と
電極７ａの上面１７との距離が図２の工程における突出
部の高さＤとなるから、この値は図１の場合より小さく
なる。したがって図１における針状プローブの曲率半径
ｒと図２における針状プローブの曲率半径ｒとが等しい
とすると、図２における評価パターン４０の突出形状間
の距離Ｌは、上記第２式により、図１における評価パタ
ーン３０の突出形状間の距離Ｌより小にする必要があ
る。
【００２４】そして絶縁膜のエッチバック量が足りない
で層間絶縁膜１３の厚さが設計値より厚い場合は、針状
プローブの先端が突出形状間の層間絶縁膜の表面に当接
したりあるいは電極７ａの表面１７が層間絶縁膜で被覆
されていたりしていて、針状プローブ１２と電極７ａと
が非導通状態となり、上記ダイオード特性はオープン状
態を示す。これによりＨＢＴ２０の第二のエミッタ電極
７はそこに配線層を確実に接続するための充分な露出状
態でないと評価される。
で層間絶縁膜１３の厚さが設計値より厚い場合は、針状
プローブの先端が突出形状間の層間絶縁膜の表面に当接
したりあるいは電極７ａの表面１７が層間絶縁膜で被覆
されていたりしていて、針状プローブ１２と電極７ａと
が非導通状態となり、上記ダイオード特性はオープン状
態を示す。これによりＨＢＴ２０の第二のエミッタ電極
７はそこに配線層を確実に接続するための充分な露出状
態でないと評価される。
【００２５】この実施例では、図１の工程における評価
パターン３０とは別に図２の工程における評価パターン
４０を用意した。すなわち基板のＨＢＴが形成されない
第１の領域に評価パターン３０を形成し、それとは別に
基板のＨＢＴが形成されない第２の領域に評価パターン
４０を形成して各工程における評価に対処している。し
かしながら例えば図１における寸法Ｌを図２の工程の評
価も考慮して小にしておけば、各工程に共通の一つの評
価パターンのみの形成でよい。あるいは、図２の工程に
おいて、先端部の曲率半径ｒがより大の針状プローブを
用いれば、図１の評価パターン３０を図２の工程の評価
に用いることが出来るから、この場合も、各工程に共通
の一つの評価パターンのみの形成でよいこととなる。
パターン３０とは別に図２の工程における評価パターン
４０を用意した。すなわち基板のＨＢＴが形成されない
第１の領域に評価パターン３０を形成し、それとは別に
基板のＨＢＴが形成されない第２の領域に評価パターン
４０を形成して各工程における評価に対処している。し
かしながら例えば図１における寸法Ｌを図２の工程の評
価も考慮して小にしておけば、各工程に共通の一つの評
価パターンのみの形成でよい。あるいは、図２の工程に
おいて、先端部の曲率半径ｒがより大の針状プローブを
用いれば、図１の評価パターン３０を図２の工程の評価
に用いることが出来るから、この場合も、各工程に共通
の一つの評価パターンのみの形成でよいこととなる。
【００２６】また上記実施例では多くの製造工程中の２
工程における評価方法のみを例示した。しかしながら別
の工程に評価が必要な場合は、その工程の評価に応じた
評価パターンを用意するか、あるいはその工程の評価に
も対処できるように図１もしくは図２の評価パターンの
寸法を設定しておけばよい。
工程における評価方法のみを例示した。しかしながら別
の工程に評価が必要な場合は、その工程の評価に応じた
評価パターンを用意するか、あるいはその工程の評価に
も対処できるように図１もしくは図２の評価パターンの
寸法を設定しておけばよい。
【００２７】また本発明の評価パターンは、ウエハ基板
にマトリックス上に配置された半導体チップのそれぞれ
において、ＨＢＴ等の素子が形成されない領域に形成す
ることが出来る。あるいは、半導体チップのそれぞれに
は形成しないで、半導体チップが形成されないウエハ基
板の一箇所もしくは数箇所に形成することもできる。
にマトリックス上に配置された半導体チップのそれぞれ
において、ＨＢＴ等の素子が形成されない領域に形成す
ることが出来る。あるいは、半導体チップのそれぞれに
は形成しないで、半導体チップが形成されないウエハ基
板の一箇所もしくは数箇所に形成することもできる。
【００２８】
【発明の効果】以上説明したように本発明の評価パター
ンは、メサ状トランジスタと同じ構造・寸法の突起物を
多数併置して用いているため、針状プローブを突起物の
頂部に確実に接触させ、その特性を評価でき、製造工程
の途中でトランジスタの特性及び工程状況が確認でき
る。
ンは、メサ状トランジスタと同じ構造・寸法の突起物を
多数併置して用いているため、針状プローブを突起物の
頂部に確実に接触させ、その特性を評価でき、製造工程
の途中でトランジスタの特性及び工程状況が確認でき
る。
【００２９】従って、本発明によれば、極めて簡単な方
法で、メサ状トランジスタの電気的特性の把膜が出来る
ため、トランジスタの高性能化、高信頼化、及び高歩留
化が図れる。
法で、メサ状トランジスタの電気的特性の把膜が出来る
ため、トランジスタの高性能化、高信頼化、及び高歩留
化が図れる。
【図１】本発明の一実施例の半導体装置の製造の一工程
を示す断面図である。
を示す断面図である。
【図２】本発明の一実施例の半導体装置の製造の他の工
程を示す断面図である。
程を示す断面図である。
【図３】従来技術の半導体装置の製造における２工程を
それぞれ示す断面図である。
それぞれ示す断面図である。
１ 絶縁性基板 ２ コレクタ層（コレクタ） ３ ベース層（ベース） ４ エミッタ層（エミッタ） ４ａ 評価パターンの突出部 ５ 第一のエミッタ電極 ５ａ 評価パターンの電極 ６ 絶縁性側壁 ６ａ 評価パターンの絶縁性側壁 ７ 第二のエミッタ電極 ７ａ 評価パターンの電極 ８ ベース電極 ８ａ 評価パターンの電極 ９ コレクタ電極 １０ ダメージ層 １２，１２ａ，１２ｂ 針状プローブ １３ 層間絶縁膜 １７ 電極７ａの上面 １８ 電極８ａの上面 ２０ ＨＢＴ ２３ 層間絶縁膜１３の上面 ３０，４０ 評価パターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (7)
- 【請求項１】 半導体基板にメサ形状を有する半導体素
子およびその特性評価のために針状プローブを接触させ
る評価パターンが形成された半導体装置において、前記
評価パターンは前記半導体素子のメサ形状と同一形状の
複数個の突起形状が一定の間隔で連立して構成されてい
ることを特徴とする半導体装置。 - 【請求項２】 前記突起形状間の表面から前記突起形状
の上面までの高さをＤとし、針状プローブの先端部の曲
率半径をｒとすると、前記突起形状間の間隔Ｌは Ｌ〈２（２ｒＤ−Ｄ2 ）1/2 の関係を満たすように設定されていることを特徴とする
請求項１に記載の半導体装置。 - 【請求項３】 前記半導体素子はバイポーラトランジス
タであり、前記メサ形状の上面はエミッタもしくはコレ
クタ電極からなり、前記メサ形状の底部の周辺上面はベ
ース電極からなり、前記突起形状の上面は前記エミッタ
もしくはコレクタ電極と同一構成の第１の電極からな
り、前記突起形状間の表面は前記ベース電極と同一構成
の第２の電極からなっていること特徴とする請求項１も
しくは請求項２に記載の半導体装置。 - 【請求項４】 前記半導体素子はバイポーラトランジス
タであり、前記メサ形状の上面はエミッタもしくはコレ
クタ電極からなり、前記突起形状の上面は前記エミッタ
もしくはコレクタ電極と同一構成の電極からなり、前記
突起形状間の表面は層間絶縁膜からなっていることを特
徴とする請求項１もしくは請求項２に記載の半導体装
置。 - 【請求項５】 半導体基板上に半導体素子のメサ形状と
該メサ形状と同一形状でありかつたがいに一定の間隔で
連立する複数個の突起形状の評価パターンとを同時に形
成し、前記突起形状に針状プローブを接触させて前記半
導体素子の特性を評価する方法であって、前記突起形状
間の表面から前記突起形状の上面までの高さＤと、前記
突起形状間の間隔Ｌと、針状プローブの先端部の曲率半
径ｒとの関係が Ｌ〈２（２ｒＤ−Ｄ2 ）1/2 であることを特徴とする半導体装置の評価方法。 - 【請求項６】 前記半導体素子はバイポーラトランジス
タであり、前記メサ形状の上面はエミッタもしくはコレ
クタ電極からなり、前記メサ形状の底部の周辺上面はベ
ース電極からなり、前記突起形状の上面は前記エミッタ
もしくはコレクタ電極と同一構成の第１の電極からな
り、前記突起形状間の表面は前記ベース電極と同一構成
の第２の電極からなり、前記第１および第２の電極に一
対の前記針状プローブをそれぞれ接触させることにより
前記トランジスタのエミッタもしくはコレクタとベース
間の特性を評価することを特徴とする請求項５に記載の
半導体装置の評価方法。 - 【請求項７】 前記半導体素子はバイポーラトランジス
タであり、前記メサ形状の上面はエミッタもしくはコレ
クタ電極からなり、前記突起形状の上面は前記エミッタ
もしくはコレクタ電極と同一構成の電極からなり、前記
突起形状間の表面は層間絶縁膜からなり、複数の前記突
起形状の上面の電極に一対の前記針状プローブをそれぞ
れ接触させることにより前記トランジスタのエミッタも
しくはコレクタとベース間の特性を評価をすることを特
徴とる請求項５に記載の半導体装置の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282234A JP2606103B2 (ja) | 1993-11-11 | 1993-11-11 | 半導体装置およびその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5282234A JP2606103B2 (ja) | 1993-11-11 | 1993-11-11 | 半導体装置およびその評価方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07135241A true JPH07135241A (ja) | 1995-05-23 |
| JP2606103B2 JP2606103B2 (ja) | 1997-04-30 |
Family
ID=17649807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5282234A Expired - Fee Related JP2606103B2 (ja) | 1993-11-11 | 1993-11-11 | 半導体装置およびその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606103B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759871A (en) * | 1996-07-26 | 1998-06-02 | Advanced Micro Devices, Inc. | Structure for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US6087675A (en) * | 1997-04-30 | 2000-07-11 | Nec Corporation | Semiconductor device with an insulation film having emitter contact windows filled with polysilicon film |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605536A (ja) * | 1984-05-11 | 1985-01-12 | Nec Corp | 半導体装置 |
| JPH05190681A (ja) * | 1992-01-17 | 1993-07-30 | Hitachi Ltd | 半導体装置 |
| JPH05251461A (ja) * | 1992-03-04 | 1993-09-28 | Nec Corp | 半導体装置用電極の製造方法 |
-
1993
- 1993-11-11 JP JP5282234A patent/JP2606103B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS605536A (ja) * | 1984-05-11 | 1985-01-12 | Nec Corp | 半導体装置 |
| JPH05190681A (ja) * | 1992-01-17 | 1993-07-30 | Hitachi Ltd | 半導体装置 |
| JPH05251461A (ja) * | 1992-03-04 | 1993-09-28 | Nec Corp | 半導体装置用電極の製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5759871A (en) * | 1996-07-26 | 1998-06-02 | Advanced Micro Devices, Inc. | Structure for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US5913106A (en) * | 1996-07-26 | 1999-06-15 | Advanced Micro Devices, Inc. | Method for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US6037607A (en) * | 1996-07-26 | 2000-03-14 | Advanced Micro Devices, Inc. | Structure for testing junction leakage of salicided devices fabricated using shallow trench and refill techniques |
| US6087675A (en) * | 1997-04-30 | 2000-07-11 | Nec Corporation | Semiconductor device with an insulation film having emitter contact windows filled with polysilicon film |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2606103B2 (ja) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5419807A (en) | Method of providing electrical interconnect between two layers within a silicon substrate, semiconductor apparatus, and method of forming apparatus for testing semiconductor circuitry for operability | |
| KR930004723B1 (ko) | 헤테로 접합 바이폴라 트랜지스터 | |
| JPS5937867B2 (ja) | 半導体装置およびその製造方法 | |
| US3616348A (en) | Process for isolating semiconductor elements | |
| JP2606103B2 (ja) | 半導体装置およびその評価方法 | |
| US6262442B1 (en) | Zener diode and RC network combination semiconductor device for use in integrated circuits | |
| JPH065736B2 (ja) | ショットキー・ダイオード | |
| EP0646960B1 (en) | Semiconductor device with a semiconductor element provided in a mesa structure | |
| EP0150307B1 (en) | Resistor structure for transistor having polysilicon base contacts | |
| US4464825A (en) | Process for fabrication of high-speed radiation hard bipolar semiconductor devices | |
| JP3799714B2 (ja) | 半導体装置 | |
| JPH0559861U (ja) | 窒化ガリウム系化合物半導体素子 | |
| US5933715A (en) | Process for manufacturing discrete electronic devices | |
| JP2603259B2 (ja) | ベース・エミッタコンタクト構成体及びその製造方法 | |
| JPS5871655A (ja) | 半導体装置 | |
| JP2721607B2 (ja) | 半導体装置及びその製造方法 | |
| JP2692292B2 (ja) | 集積回路装置用縦形バイポーラトランジスタ | |
| KR100454075B1 (ko) | 반도체 소자의 바이폴라 트랜지스터 제조 방법 | |
| GB2338828A (en) | Integrated circuit with multiple base width bipolar transistors | |
| EP0146212A1 (en) | Schottky barrier diode and method of manufacturing it | |
| US6396124B1 (en) | Semiconductor device | |
| JPH0637098A (ja) | 半導体装置及びその製造方法 | |
| JPH0585054U (ja) | モノリシック半導体集積回路デバイス用複数導体層構造 | |
| JPS6295871A (ja) | 半導体装置の製造方法 | |
| JPH02135755A (ja) | 誘電体分離基板及び半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961210 |
|
| LAPS | Cancellation because of no payment of annual fees |