JPH05175498A - Ｍｏｓトランジスタの製造方法 - Google Patents
Ｍｏｓトランジスタの製造方法Info
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- JPH05175498A JPH05175498A JP34111291A JP34111291A JPH05175498A JP H05175498 A JPH05175498 A JP H05175498A JP 34111291 A JP34111291 A JP 34111291A JP 34111291 A JP34111291 A JP 34111291A JP H05175498 A JPH05175498 A JP H05175498A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【構成】 基板１にイオン注入により、深い接合をもつ
ソース／ドレイン部５を形成した後に、基板に円柱状の
井戸を掘り、その円柱井戸状の底部、及び側壁部にゲー
ト絶縁膜７を形成した後に、ゲートポリシリコン９で埋
めて、チャネルのキャリア走行方向を基板面に平行にも
ち、チャネル幅方向を基板面に垂直にもつ縦型ＭＯＳト
ランジスタを製造する。 【効果】 チャネル幅を基板面に垂直に大きくとること
ができ、かつ、円柱状のゲート部の両側をチャネルとし
て使うことができるので、セル面積をチャネル幅に制限
されることなしに、大きな電流駆動能力を有するＭＯＳ
トランジスタを製造することができる。
ソース／ドレイン部５を形成した後に、基板に円柱状の
井戸を掘り、その円柱井戸状の底部、及び側壁部にゲー
ト絶縁膜７を形成した後に、ゲートポリシリコン９で埋
めて、チャネルのキャリア走行方向を基板面に平行にも
ち、チャネル幅方向を基板面に垂直にもつ縦型ＭＯＳト
ランジスタを製造する。 【効果】 チャネル幅を基板面に垂直に大きくとること
ができ、かつ、円柱状のゲート部の両側をチャネルとし
て使うことができるので、セル面積をチャネル幅に制限
されることなしに、大きな電流駆動能力を有するＭＯＳ
トランジスタを製造することができる。
Description
【０００１】
【産業上の利用分野】この発明は、チャネルのキャリア
走行方向を半導体基板に平行方向に、かつ、チャネル幅
方向を半導体基板に垂直方向にした縦型ＭＯＳトランジ
スタを形成することにより、ゲート柱部の両側をチャネ
ルとして使うことができ、大きな電流駆動能力が得られ
るようにしたＭＯＳトランジスタの製造方法に関するも
のである。特に、ゲート部を柱状にすることにより、実
効チャネル長が稼げるため、微細化を行ってもショート
チャネル効果に強いＭＯＳトランジスタの製造方法に関
するものである。
走行方向を半導体基板に平行方向に、かつ、チャネル幅
方向を半導体基板に垂直方向にした縦型ＭＯＳトランジ
スタを形成することにより、ゲート柱部の両側をチャネ
ルとして使うことができ、大きな電流駆動能力が得られ
るようにしたＭＯＳトランジスタの製造方法に関するも
のである。特に、ゲート部を柱状にすることにより、実
効チャネル長が稼げるため、微細化を行ってもショート
チャネル効果に強いＭＯＳトランジスタの製造方法に関
するものである。
【０００２】
【従来の技術】従来のＭＯＳトランジスタの製造方法を
図９から図１４までを参照しながら説明する。図９、図
１０及び図１１は、従来のＭＯＳトランジスタの製造方
法で製造されたプレーナ型のＮチャネル型ＭＯＳトラン
ジスタを示す断面図、平面図及び断面でへき開した斜視
図である。図１２、図１３及び図１４は、従来のＭＯＳ
トランジスタの製造方法の各工程を示す図である。
図９から図１４までを参照しながら説明する。図９、図
１０及び図１１は、従来のＭＯＳトランジスタの製造方
法で製造されたプレーナ型のＮチャネル型ＭＯＳトラン
ジスタを示す断面図、平面図及び断面でへき開した斜視
図である。図１２、図１３及び図１４は、従来のＭＯＳ
トランジスタの製造方法の各工程を示す図である。
【０００３】図９〜図１１において、１はＰ型の単結晶
からなる半導体基板（以下、「基板」という。）、２は
基板上１に形成された素子形成領域を分離する素子分離
層、３は基板１上に作られたＰ型のアイランド、４は素
子分離層２の下に形成されたチャネルストッパ層であ
る。また、５はこのＭＯＳトランジスタの高濃度のＮ+
ソース／ドレイン、６は同じく低濃度のＮ-ソース／ド
レイン、７はゲート酸化膜、８はサイドウォール、９は
ゲートポリシリコンである。
からなる半導体基板（以下、「基板」という。）、２は
基板上１に形成された素子形成領域を分離する素子分離
層、３は基板１上に作られたＰ型のアイランド、４は素
子分離層２の下に形成されたチャネルストッパ層であ
る。また、５はこのＭＯＳトランジスタの高濃度のＮ+
ソース／ドレイン、６は同じく低濃度のＮ-ソース／ド
レイン、７はゲート酸化膜、８はサイドウォール、９は
ゲートポリシリコンである。
【０００４】ＬＳＩの微細化は、１チップ内に１０8〜
１０9個の素子が形成されるまでに進められており、Ｍ
ＯＳトランジスタのゲート長は、０．６〜０．３μｍま
でにスケーリングされているが、回路動作が可能となる
ための電流値を得るためにはゲート幅が必要となり、１
チップ内に詰め込まれる素子数を制限する原因となって
いる。
１０9個の素子が形成されるまでに進められており、Ｍ
ＯＳトランジスタのゲート長は、０．６〜０．３μｍま
でにスケーリングされているが、回路動作が可能となる
ための電流値を得るためにはゲート幅が必要となり、１
チップ内に詰め込まれる素子数を制限する原因となって
いる。
【０００５】従来のＮチャネル型ＭＯＳトランジスタの
製造方法を図１１〜図１４に示す。まず、図１２に示す
ように、Ｐ型半導体基板１上に、素子分離層２を設け、
イオン注入を行い、素子分離層２間にアイランド層３、
素子分離層２の下にチャネルストッパ層４を形成する。
製造方法を図１１〜図１４に示す。まず、図１２に示す
ように、Ｐ型半導体基板１上に、素子分離層２を設け、
イオン注入を行い、素子分離層２間にアイランド層３、
素子分離層２の下にチャネルストッパ層４を形成する。
【０００６】その後に、図１３に示すように、ゲート酸
化膜７、ポリシリコン層９を形成する。次に、図１４に
示すように、写真製版工程によるゲートのパターニング
を行い、エッチング工程を行ってから、イオン注入を行
い、高濃度のＮ+ソース／ドレイン部の不純物拡散領域
を形成する。次に、図１１に示すように、絶縁膜をかぶ
せて、セルフ・アライン的にサイドウォール８を形成し
た後に、イオン注入を行い、低濃度のＮ-ソース／ドレ
イン部の不純物拡散領域を形成する。
化膜７、ポリシリコン層９を形成する。次に、図１４に
示すように、写真製版工程によるゲートのパターニング
を行い、エッチング工程を行ってから、イオン注入を行
い、高濃度のＮ+ソース／ドレイン部の不純物拡散領域
を形成する。次に、図１１に示すように、絶縁膜をかぶ
せて、セルフ・アライン的にサイドウォール８を形成し
た後に、イオン注入を行い、低濃度のＮ-ソース／ドレ
イン部の不純物拡散領域を形成する。
【０００７】以上のように、チャネルのキャリア走行方
向も、チャネル幅方向も基板面に平行であるプレーナ型
ＭＯＳトランジスタが基板１上に形成される。
向も、チャネル幅方向も基板面に平行であるプレーナ型
ＭＯＳトランジスタが基板１上に形成される。
【０００８】
【発明が解決しようとする課題】ＬＳＩの微細化に伴
い、ＭＯＳトランジスタのゲート長は短くなっている
が、上述したような従来のプレーナ型ＭＯＳトランジス
タでは、回路動作を可能とするために必要な電流駆動能
力を得るためにはチャネル幅は、ある程度必要であり、
チャネルの幅方向がセルの面積を制限する原因となって
いる。また、プレーナ型ＭＯＳトランジスタでは、微細
化に伴いゲート長が短くなると、実効チャネル長が短く
なり、ショートチャネル効果に弱い。さらに、微細化プ
レーナ型ＭＯＳトランジスタでは、ゲート部と基板部の
段差により、配線技術が困難となっているというような
様々な問題点があった。
い、ＭＯＳトランジスタのゲート長は短くなっている
が、上述したような従来のプレーナ型ＭＯＳトランジス
タでは、回路動作を可能とするために必要な電流駆動能
力を得るためにはチャネル幅は、ある程度必要であり、
チャネルの幅方向がセルの面積を制限する原因となって
いる。また、プレーナ型ＭＯＳトランジスタでは、微細
化に伴いゲート長が短くなると、実効チャネル長が短く
なり、ショートチャネル効果に弱い。さらに、微細化プ
レーナ型ＭＯＳトランジスタでは、ゲート部と基板部の
段差により、配線技術が困難となっているというような
様々な問題点があった。
【０００９】この発明は、前述した問題点を解決するた
めになされたもので、ゲート部を柱状に埋め込むことに
より、チャネルのキャリア走行方向は基板面に平行に保
ち、チャネルの幅方向を基板面に垂直にとることによ
り、チャネル幅を基板面に垂直に大きくとることがで
き、かつ、柱状のゲート部の両側をチャネルとして使う
ことができるので、セル面積をチャネル幅に制限される
ことなしに、大きな電流駆動能力を有するＭＯＳトラン
ジスタの製造方法を得ることを目的とする。
めになされたもので、ゲート部を柱状に埋め込むことに
より、チャネルのキャリア走行方向は基板面に平行に保
ち、チャネルの幅方向を基板面に垂直にとることによ
り、チャネル幅を基板面に垂直に大きくとることがで
き、かつ、柱状のゲート部の両側をチャネルとして使う
ことができるので、セル面積をチャネル幅に制限される
ことなしに、大きな電流駆動能力を有するＭＯＳトラン
ジスタの製造方法を得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明の請求項１に係
るＭＯＳトランジスタの製造方法は、次に掲げる工程を
含むものである。 〔１〕 半導体基板にイオン注入を行って深い接合をも
つソース／ドレイン部を形成する工程。 〔２〕 前記半導体基板を垂直に柱形井戸状に掘り、そ
の底部及び側壁部にゲート絶縁膜を形成する工程。 〔３〕 ゲート電極となり得る所定の材料で埋めること
によりゲート電極を形成する工程。
るＭＯＳトランジスタの製造方法は、次に掲げる工程を
含むものである。 〔１〕 半導体基板にイオン注入を行って深い接合をも
つソース／ドレイン部を形成する工程。 〔２〕 前記半導体基板を垂直に柱形井戸状に掘り、そ
の底部及び側壁部にゲート絶縁膜を形成する工程。 〔３〕 ゲート電極となり得る所定の材料で埋めること
によりゲート電極を形成する工程。
【００１１】この発明の請求項２に係るＭＯＳトランジ
スタの製造方法は、次に掲げる工程を含むものである。 〔１〕 半導体基板上にゲート絶縁膜を形成する工程。 〔２〕 その上に柱状のゲートポリシリコン層を形成す
る工程。 〔３〕 前記半導体基板をエピタキシャル成長によりシ
リコンを成長させた後に、写真製版を行ってイオン注入
を行うことによりソース／ドレイン部及びチャネル部を
形成する工程。
スタの製造方法は、次に掲げる工程を含むものである。 〔１〕 半導体基板上にゲート絶縁膜を形成する工程。 〔２〕 その上に柱状のゲートポリシリコン層を形成す
る工程。 〔３〕 前記半導体基板をエピタキシャル成長によりシ
リコンを成長させた後に、写真製版を行ってイオン注入
を行うことによりソース／ドレイン部及びチャネル部を
形成する工程。
【００１２】
【作用】この発明の請求項１に係るＭＯＳトランジスタ
の製造方法においては、第１番目の工程によって、半導
体基板にイオン注入が行われて深い接合をもつソース／
ドレイン部が形成される。また、第２番目の工程によっ
て、前記半導体基板が垂直に柱形井戸状に掘られ、その
底部及び側壁部にゲート絶縁膜が形成される。そして、
第３番目の工程によって、ゲート電極となり得る所定の
材料で埋められることによりゲート電極が形成される。
の製造方法においては、第１番目の工程によって、半導
体基板にイオン注入が行われて深い接合をもつソース／
ドレイン部が形成される。また、第２番目の工程によっ
て、前記半導体基板が垂直に柱形井戸状に掘られ、その
底部及び側壁部にゲート絶縁膜が形成される。そして、
第３番目の工程によって、ゲート電極となり得る所定の
材料で埋められることによりゲート電極が形成される。
【００１３】この発明の請求項２に係るＭＯＳトランジ
スタの製造方法においては、第１番目の工程によって、
半導体基板上にゲート絶縁膜が形成される。また、第２
番目の工程によって、その上に柱状のゲートポリシリコ
ン層が形成される。そして、第３番目の工程によって、
前記半導体基板をエピタキシャル成長によりシリコンが
成長させられた後に、写真製版が行われてイオン注入を
行うことによりソース／ドレイン部及びチャネル部が形
成される。
スタの製造方法においては、第１番目の工程によって、
半導体基板上にゲート絶縁膜が形成される。また、第２
番目の工程によって、その上に柱状のゲートポリシリコ
ン層が形成される。そして、第３番目の工程によって、
前記半導体基板をエピタキシャル成長によりシリコンが
成長させられた後に、写真製版が行われてイオン注入を
行うことによりソース／ドレイン部及びチャネル部が形
成される。
【００１４】
【実施例】実施例１．この発明の実施例１を図１から図
８までを参照しながら説明する。図１、図２及び図３
は、この発明の実施例１により得られたＮチャネル型Ｍ
ＯＳトランジスタの構造を示す断面図、平面図及びゲー
ト部でへき開した斜視図である。また、図４〜図８は、
この発明の実施例１の各工程を示す図である。なお、各
図中、同一符号は同一又は相当部分を示す。
８までを参照しながら説明する。図１、図２及び図３
は、この発明の実施例１により得られたＮチャネル型Ｍ
ＯＳトランジスタの構造を示す断面図、平面図及びゲー
ト部でへき開した斜視図である。また、図４〜図８は、
この発明の実施例１の各工程を示す図である。なお、各
図中、同一符号は同一又は相当部分を示す。
【００１５】図１〜図３において、基板１〜ゲートポリ
シリコン９は従来のＭＯＳトランジスタと同じであり、
１０は素子分離用トレンチである。なお、このＮチャネ
ル型ＭＯＳトランジスタは、円柱井戸状に基板に埋め込
まれたゲート構造をもち、チャネルのキャリア走行方向
を基板面に平行に、チャネル幅方向を基板面に垂直方向
に形成される。
シリコン９は従来のＭＯＳトランジスタと同じであり、
１０は素子分離用トレンチである。なお、このＮチャネ
ル型ＭＯＳトランジスタは、円柱井戸状に基板に埋め込
まれたゲート構造をもち、チャネルのキャリア走行方向
を基板面に平行に、チャネル幅方向を基板面に垂直方向
に形成される。
【００１６】このように構成されるＮチャネル型ＭＯＳ
トランジスタのソース／ドレイン部、及びゲート電極部
の製造方法を以下説明する。
トランジスタのソース／ドレイン部、及びゲート電極部
の製造方法を以下説明する。
【００１７】まず、図４に示すように、基板１にレジス
ト１１を厚く塗り、写真製版工程でソース／ドレイン部
となる部分のパターニングを行った後、レジスト１１の
エッチングを行う。
ト１１を厚く塗り、写真製版工程でソース／ドレイン部
となる部分のパターニングを行った後、レジスト１１の
エッチングを行う。
【００１８】この後、図５に示すように、レジスト１１
をかぶせたまま、Ａｓ+によるイオン注入を行い、溝状
のソース／ドレイン不純物層５を形成し、レジスト１１
を除去する。
をかぶせたまま、Ａｓ+によるイオン注入を行い、溝状
のソース／ドレイン不純物層５を形成し、レジスト１１
を除去する。
【００１９】次にもう一度、図６に示すように、レジス
ト１１を塗り、円柱井戸状のゲート電極、及び素子分離
用のトレンチ構造が作れるようにレジスト１１のエッチ
ングを行う。
ト１１を塗り、円柱井戸状のゲート電極、及び素子分離
用のトレンチ構造が作れるようにレジスト１１のエッチ
ングを行う。
【００２０】その後に、図７に示すように、基板１のエ
ッチングを行い、ゲート部、素子分離部を、それぞれ円
柱井戸状、溝状に形成する。このとき、ソース部とドレ
イン部が不純物拡散層でつながらないように、ゲート部
は接合の深さよりも深く、エッチングしなければならな
い。
ッチングを行い、ゲート部、素子分離部を、それぞれ円
柱井戸状、溝状に形成する。このとき、ソース部とドレ
イン部が不純物拡散層でつながらないように、ゲート部
は接合の深さよりも深く、エッチングしなければならな
い。
【００２１】次に、図８に示すように、ゲート酸化を行
い、円柱井戸状のゲート部をゲート絶縁膜７で覆った後
に、ポリシリコン９でゲート部を埋める。素子分離部に
ついては、ゲート酸化後、ポリシリコンで埋めること
も、また、もう一度、写真製版を行った後に絶縁材料で
埋めてもよい。前者の場合は、トレンチ素子分離部のポ
リシリコンは配線を行い、トランジスタの動作時に０Ｖ
に保つことで、素子分離ができる。また、後者の場合に
は、配線を行わなくても素子分離ができる。
い、円柱井戸状のゲート部をゲート絶縁膜７で覆った後
に、ポリシリコン９でゲート部を埋める。素子分離部に
ついては、ゲート酸化後、ポリシリコンで埋めること
も、また、もう一度、写真製版を行った後に絶縁材料で
埋めてもよい。前者の場合は、トレンチ素子分離部のポ
リシリコンは配線を行い、トランジスタの動作時に０Ｖ
に保つことで、素子分離ができる。また、後者の場合に
は、配線を行わなくても素子分離ができる。
【００２２】この発明に関するゲート電極部は、ポリシ
リコン以外にＴｉＳｉ2やＣｏＳｉ2、ＷＳｉ2、ＭｏＳ
ｉ2、Ｔｉ、Ｃｏ、Ｗ、Ｍｏなどの金属を用いることも
できる。
リコン以外にＴｉＳｉ2やＣｏＳｉ2、ＷＳｉ2、ＭｏＳ
ｉ2、Ｔｉ、Ｃｏ、Ｗ、Ｍｏなどの金属を用いることも
できる。
【００２３】また、層間絶縁膜を積み、ソース／ドレイ
ン部のコンタクトホールを開けた後に、ゲート部の基板
をエッチングして、円柱井戸状の穴を開けた後に、ゲー
ト酸化を行い、Ｗなどで穴を埋めて配線を行うこともで
きる。
ン部のコンタクトホールを開けた後に、ゲート部の基板
をエッチングして、円柱井戸状の穴を開けた後に、ゲー
ト酸化を行い、Ｗなどで穴を埋めて配線を行うこともで
きる。
【００２４】さらに、図５におけるソース／ドレイン部
を形成するためのＡｓ+などのイオン注入後、そのまま
拡散係数の大きいＰ+などのイオン注入を行うことによ
り、プレーナ型ＭＯＳトランジスタのＬＤＤ型と疑似的
に等しいＮ+ソース／ドレイン、Ｎ-ソース／ドレインを
もつ縦型のＭＯＳＦＥＴを形成することができる。
を形成するためのＡｓ+などのイオン注入後、そのまま
拡散係数の大きいＰ+などのイオン注入を行うことによ
り、プレーナ型ＭＯＳトランジスタのＬＤＤ型と疑似的
に等しいＮ+ソース／ドレイン、Ｎ-ソース／ドレインを
もつ縦型のＭＯＳＦＥＴを形成することができる。
【００２５】この発明の実施例１によれば、チャネル幅
方向が基板面に垂直であるので、ゲート電極の円柱井戸
状の穴を深く掘ることにより、チャネル幅を大きくとる
ことができ、電流駆動能力を大きく保ちつつ、セルにお
けるトランジスタの取る面積を小さくすることができ
る。
方向が基板面に垂直であるので、ゲート電極の円柱井戸
状の穴を深く掘ることにより、チャネル幅を大きくとる
ことができ、電流駆動能力を大きく保ちつつ、セルにお
けるトランジスタの取る面積を小さくすることができ
る。
【００２６】また、ゲート電極部を基板に埋め込む構造
をとるので、ゲート電極部の両側壁をチャネルとして用
いることができ、電流駆動能力を大きくとることができ
る。
をとるので、ゲート電極部の両側壁をチャネルとして用
いることができ、電流駆動能力を大きくとることができ
る。
【００２７】さらに、ゲート電極部を円柱状あるいは多
角柱状にすることにより、ソース／ドレイン間の直線距
離よりも実効チャネル長が大きくなり、ショートチャネ
ル効果に強いトランジスタを製造することができる。
角柱状にすることにより、ソース／ドレイン間の直線距
離よりも実効チャネル長が大きくなり、ショートチャネ
ル効果に強いトランジスタを製造することができる。
【００２８】またさらに、ゲート電極部を埋め込み型に
することにより、ゲート部と基板との段差はなくなり、
配線技術が容易になる。
することにより、ゲート部と基板との段差はなくなり、
配線技術が容易になる。
【００２９】この発明の実施例１は、前述したように、
ＭＯＳトランジスタのゲート電極を円柱井戸状にするこ
とにより、チャネル幅を基板の深さ方向にとることで電
流駆動能力を大きく保ちつつ、表面積を小さくすること
を目的とする。
ＭＯＳトランジスタのゲート電極を円柱井戸状にするこ
とにより、チャネル幅を基板の深さ方向にとることで電
流駆動能力を大きく保ちつつ、表面積を小さくすること
を目的とする。
【００３０】ＬＳＩの微細化に伴い、トランジスタのゲ
ート長は短くなっているが、電流駆動能力を得るために
は、ゲート幅が必要である。そこで、この発明の実施例
１は、基板にイオン注入により、深い接合をもつソース
／ドレイン部を形成した後に、基板に円柱状の井戸を掘
り、その円柱井戸状の底部、及び側壁部にゲート絶縁膜
を形成した後に、ゲートポリシリコンで埋めて、チャネ
ルのキャリア走行方向を基板面に平行にもち、チャネル
幅方向を基板面に垂直にもつ縦型ＭＯＳトランジスタを
製造する。
ート長は短くなっているが、電流駆動能力を得るために
は、ゲート幅が必要である。そこで、この発明の実施例
１は、基板にイオン注入により、深い接合をもつソース
／ドレイン部を形成した後に、基板に円柱状の井戸を掘
り、その円柱井戸状の底部、及び側壁部にゲート絶縁膜
を形成した後に、ゲートポリシリコンで埋めて、チャネ
ルのキャリア走行方向を基板面に平行にもち、チャネル
幅方向を基板面に垂直にもつ縦型ＭＯＳトランジスタを
製造する。
【００３１】この発明の実施例１は、ＭＯＳトランジス
タのゲート部を円柱状、あるいは多角柱状に埋め込むこ
とにより、チャネルのキャリア走行方向は基板面に平行
に保ち、チャネルの幅方向を基板面に垂直にとることに
より、チャネル幅を基板面に垂直に大きくとることがで
き、かつ、円柱状のゲート部の両側をチャネルとして使
うことができるので、セル面積をチャネル幅に制限され
ることなしに、大きな電流駆動能力を有するＭＯＳトラ
ンジスタを製造することができるという効果を奏する。
タのゲート部を円柱状、あるいは多角柱状に埋め込むこ
とにより、チャネルのキャリア走行方向は基板面に平行
に保ち、チャネルの幅方向を基板面に垂直にとることに
より、チャネル幅を基板面に垂直に大きくとることがで
き、かつ、円柱状のゲート部の両側をチャネルとして使
うことができるので、セル面積をチャネル幅に制限され
ることなしに、大きな電流駆動能力を有するＭＯＳトラ
ンジスタを製造することができるという効果を奏する。
【００３２】
【発明の効果】この発明の請求項１に係るＭＯＳトラン
ジスタの製造方法は、以上説明したとおり、半導体基板
にイオン注入を行って深い接合をもつソース／ドレイン
部を形成する工程と、前記半導体基板を垂直に柱形井戸
状に掘り、その底部及び側壁部にゲート絶縁膜を形成す
る工程と、ゲート電極となり得る所定の材料で埋めるこ
とによりゲート電極を形成する工程とを含み、チャネル
のキャリア走行方向を前記半導体基板面に平行に、か
つ、チャネル幅方向を前記半導体基板面に垂直になるよ
うにしたので、チャネル幅を基板面に垂直に大きくとる
ことができ、かつ、セル面積をチャネル幅に制限される
ことなしに、大きな電流駆動能力を有するＭＯＳトラン
ジスタを製造することができるという効果を奏する。
ジスタの製造方法は、以上説明したとおり、半導体基板
にイオン注入を行って深い接合をもつソース／ドレイン
部を形成する工程と、前記半導体基板を垂直に柱形井戸
状に掘り、その底部及び側壁部にゲート絶縁膜を形成す
る工程と、ゲート電極となり得る所定の材料で埋めるこ
とによりゲート電極を形成する工程とを含み、チャネル
のキャリア走行方向を前記半導体基板面に平行に、か
つ、チャネル幅方向を前記半導体基板面に垂直になるよ
うにしたので、チャネル幅を基板面に垂直に大きくとる
ことができ、かつ、セル面積をチャネル幅に制限される
ことなしに、大きな電流駆動能力を有するＭＯＳトラン
ジスタを製造することができるという効果を奏する。
【００３３】この発明の請求項２に係るＭＯＳトランジ
スタの製造方法は、以上説明したとおり、半導体基板上
にゲート絶縁膜を形成する工程と、その上に柱状のゲー
トポリシリコン層を形成する工程と、前記半導体基板を
エピタキシャル成長によりシリコンを成長させた後に、
写真製版を行ってイオン注入を行うことによりソース／
ドレイン部及びチャネル部を形成する工程とを含み、チ
ャネルのキャリア走行方向を前記半導体基板面に平行
に、かつ、チャネル幅方向を前記半導体基板面に垂直に
なるようにしたので、チャネル幅を基板面に垂直に大き
くとることができ、かつ、セル面積をチャネル幅に制限
されることなしに、大きな電流駆動能力を有するＭＯＳ
トランジスタを製造することができるという効果を奏す
る。
スタの製造方法は、以上説明したとおり、半導体基板上
にゲート絶縁膜を形成する工程と、その上に柱状のゲー
トポリシリコン層を形成する工程と、前記半導体基板を
エピタキシャル成長によりシリコンを成長させた後に、
写真製版を行ってイオン注入を行うことによりソース／
ドレイン部及びチャネル部を形成する工程とを含み、チ
ャネルのキャリア走行方向を前記半導体基板面に平行
に、かつ、チャネル幅方向を前記半導体基板面に垂直に
なるようにしたので、チャネル幅を基板面に垂直に大き
くとることができ、かつ、セル面積をチャネル幅に制限
されることなしに、大きな電流駆動能力を有するＭＯＳ
トランジスタを製造することができるという効果を奏す
る。
【図１】この発明の実施例１により製造されたＭＯＳト
ランジスタを示す断面図である。
ランジスタを示す断面図である。
【図２】この発明の実施例１により製造されたＭＯＳト
ランジスタを示す平面図である。
ランジスタを示す平面図である。
【図３】この発明の実施例１により製造されたＭＯＳト
ランジスタを示す斜視図である。
ランジスタを示す斜視図である。
【図４】この発明の実施例１の工程を示す図である。
【図５】この発明の実施例１の工程を示す図である。
【図６】この発明の実施例１の工程を示す図である。
【図７】この発明の実施例１の工程を示す図である。
【図８】この発明の実施例１の工程を示す図である。
【図９】従来のＭＯＳトランジスタの製造方法によるＭ
ＯＳトランジスタを示す断面図である。
ＯＳトランジスタを示す断面図である。
【図１０】従来のＭＯＳトランジスタの製造方法による
ＭＯＳトランジスタを示す平面図である。
ＭＯＳトランジスタを示す平面図である。
【図１１】従来のＭＯＳトランジスタの製造方法による
ＭＯＳトランジスタを示す斜視図である。
ＭＯＳトランジスタを示す斜視図である。
【図１２】従来のＭＯＳトランジスタの製造方法の工程
を示す図である。
を示す図である。
【図１３】従来のＭＯＳトランジスタの製造方法の工程
を示す図である。
を示す図である。
【図１４】従来のＭＯＳトランジスタの製造方法の工程
を示す図である。
を示す図である。
１ 半導体基板 ５ Ｎ+ソース／ドレイン ７ ゲート絶縁層 ８ サイドウォール １０ 素子分離用トレンチ １１ レジスト
Claims (2)
- 【請求項１】 半導体基板にイオン注入を行って深い接
合をもつソース／ドレイン部を形成する工程、前記半導
体基板を垂直に柱形井戸状に掘り、その底部及び側壁部
にゲート絶縁膜を形成する工程、並びにゲート電極とな
り得る所定の材料で埋めることによりゲート電極を形成
する工程を含み、チャネルのキャリア走行方向を前記半
導体基板面に平行に、かつ、チャネル幅方向を前記半導
体基板面に垂直になるようにしたことを特徴とするＭＯ
Ｓトランジスタの製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を形成する
工程、その上に柱状のゲートポリシリコン層を形成する
工程、並びに前記半導体基板をエピタキシャル成長によ
りシリコンを成長させた後に、写真製版を行ってイオン
注入を行うことによりソース／ドレイン部及びチャネル
部を形成する工程を含み、チャネルのキャリア走行方向
を前記半導体基板面に平行に、かつ、チャネル幅方向を
前記半導体基板面に垂直になるようにしたことを特徴と
するＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34111291A JPH05175498A (ja) | 1991-12-24 | 1991-12-24 | Ｍｏｓトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34111291A JPH05175498A (ja) | 1991-12-24 | 1991-12-24 | Ｍｏｓトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175498A true JPH05175498A (ja) | 1993-07-13 |
Family
ID=18343370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34111291A Pending JPH05175498A (ja) | 1991-12-24 | 1991-12-24 | Ｍｏｓトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735589A2 (en) * | 1995-03-30 | 1996-10-02 | Kabushiki Kaisha Toshiba | Semiconductor device with a trench gate and method of manufacturing the same |
-
1991
- 1991-12-24 JP JP34111291A patent/JPH05175498A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735589A2 (en) * | 1995-03-30 | 1996-10-02 | Kabushiki Kaisha Toshiba | Semiconductor device with a trench gate and method of manufacturing the same |
| EP0735589A3 (en) * | 1995-03-30 | 1997-10-08 | Toshiba Kk | Trench gate electrode semiconductor device and manufacturing method |
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