JPH05175466A - 半導体集積回路 - Google Patents

半導体集積回路

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JPH05175466A
JPH05175466A JP3071198A JP7119891A JPH05175466A JP H05175466 A JPH05175466 A JP H05175466A JP 3071198 A JP3071198 A JP 3071198A JP 7119891 A JP7119891 A JP 7119891A JP H05175466 A JPH05175466 A JP H05175466A
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cell
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Abstract

(57)【要約】 【目的】低コストで広範囲なアナログ応用回路に適した
半導体集積回路を提供する。 【構成】本発明の集積回路は、相互接続網(HB,VB) によ
りアレイ内の他のセルと相互接続できるアナログセル(C
L)のアレイ(A) で構成され、各セルはシフトレジスタ(P
SRH,PSRV) から送られる選択信号(SS,DD) により個別に
選択され、選択されるとセル(CL)は構成デ−タ(DD,AD)
で構成される。構成デ−タはデジタルデ−タ(DD)で特定
電気的構成をとるようセルを設定し、またアナログ信号
(AD)でセル内のプログラム可能な抵抗器(P/RES) 及びコ
ンデンサ(P/CAP) を特定数値に設定する。構成データは
ランダムアクセスメモリRAM 内に記憶保持され、このデ
−タのいくつかはＤ−Ａ変換器(DAC) でアナログに変換
される。回路は制御回路(CC)で制御される。回路内にお
いて製造部品誤差は自動的に補償される。

Description

【発明の詳細な説明】
【０００１】本発明は、アナログ方式に使用される半導
体集積回路に関する。公知のアナログ回路、例えばグラ
フィックイコライザ、オ−ディオミュ−ジックシンセサ
イザ、特殊フィルタ、スペクトル解析等、はプリント回
路基板上の個別部品の使用を必要とする設計及び製造技
術を使用している。このような回路は通常大きすぎて、
組み立て工程に労力がかかるので、信頼性に関して問題
があり、また相当な費用がかかる。
【０００２】上記のような形式のアナログ回路は、半導
体集積体に組み込まれるが、正確な抵抗値及び大きな容
量値を有する半導体回路を製造するには、電流製造工程
に使用するのは困難である。それにもかかわらず、演算
増幅器、発振器或いは位相同期回路のような集積回路が
存在するが、これらの回路は特に限定された方法で製造
しなければならないので不都合であり費用がかかる。
【０００３】本発明の目的は、相当に廉価な標準半導体
集積回路を供給することによって上記不都合及び問題点
を解決することにある。この回路は、集積回路を製造す
るに際して大幅な変換を必要とせずに広範囲の応用機能
に適している。本発明は、複数の構成可能なアナログセ
ルを配置して構成される半導体集積回路を提供してお
り、各セルは相互接続網で配置される他のセルと相互接
続ができるので、各アナログセルは、内部的にセルを構
成するセル構成デ−タと選択的又個別にアクセスでき、
アクセスしたアナログセルが他のアナログセル配列と相
互接続して複数の可能なアナログ応用機能から特定のア
ナログ応用機能を作成できる。
【０００４】更に、半導体集積回路はスイッチコントロ
−ル経路と結合する第１デ−タ経路で構成され、相互接
続網は結合されたスイッチ回路を有するのが好ましい。
記憶手段に記憶されたデジタルのセル構成デ−タは、ス
イッチコントロ−ル経路を通してデジタルの個々にアク
セスされた選択セルに送られて、結合されたスイッチ回
路を作動させ、また選択アナログセルを他のアナログセ
ル配列と相互接続させる。
【０００５】各スイッチ回路は、構成デ−タを記憶する
記憶手段及び相互接続装置としてのトランジスタスイッ
チを有するのが好ましい。相互接続網は大域相互接続方
式及び局部接続方式で構成されるのが好ましく、大域相
互接続方式は、セルが配列内で一定の距離をあけて位置
する他のセルと相互接続するのに用いられ、局部相互接
続は、各セルの出力を隣接するセルの入力と相互接続す
るのに用いられる。
【０００６】アナログセルは、増幅器、プログラム可能
なアナログ素子、スイッチ手段及び信号経路で構成され
るのが好ましく、所定アナログ回路を作成するために、
アナログ素子は必要な固有数値用にプログラムされ、ま
たスイッチ手段はプログラムされた素子と特定の所定構
成内の信号経路を相互接続するために使用される。固有
素子数値は記憶手段内にデジタルで蓄積されるのが好ま
しい。配列は個々のアナログセルを選択するための選択
信号経路を有し、セル選択信号は中央制御手段の制御下
で信号発生手段から出されて、個々のアナログセルと結
合する選択信号経路に送られるのが好ましい。
【０００７】配列はまた、アナログデ−タを各アナログ
セルに送る第２のデ−タ経路を有するのが好ましく、ア
ナログデ−タはＤ−Ａ変換手段によってデジタルセル構
成データから変換され、第２デ−タ経路を通して選択セ
ルに送られる。アナログデ−タは複数の異なるアナログ
信号で構成されるのが好ましく、各アナログ信号はアナ
ログセル内でプログラムされる素子の特定数値を示す。
【０００８】複数の構成可能なアナログセル配列は、セ
ルが縦列及び横列に配列されるアレイ形状である。信号
発生手段は第１プログラムシフトレジスタ及び第２プロ
グラムシフトレジスタで構成されるのが好ましく、第１
プログラムシフトレジスタはアレイ内に水平同調基準信
号を有し、第２プログラムシフトレジスタはアレイ内に
垂直同調基準信号を有する。水平及び垂直同調基準信号
はアレイ内でアナログセル選択ができる。
【０００９】大域相互接続方式はアナログセルの縦列間
を通る水平大域バスライン及びアナログセルの横列間を
通る垂直大域バスラインを有するのが好ましい。アレイ
の全ての縁には、垂直及び水平大域バスラインをアレイ
の縁で直接に相互接続できるスイッチブロックを設ける
のが好ましい。半導体集積回路はプログラム可能な抵抗
素子を作成するのに適用されるのが好ましい、プログラ
ム可能な抵抗素子はゲ−ト、ソース及びドレイン電極を
有する一対の整合特性ＦＥＴで構成され、一対のＦＥＴ
の第１のトランジスタは基準トランジスタであり、第２
のトランジスタは実際の抵抗数値を提供する。
【００１０】更に、半導体集積回路は差動増幅器、調整
可能な定電流源及び第１及び第２の基準電位を有するの
が好ましく、定電流源は基準トランジスタ用負荷であ
り、前記基準トランジスタは差動増幅器に接続されてネ
ガティブフィ−ドバック経路を形成する。そのため、差
動増幅器の作動をアレンジして第１及び第２の基準電位
に対する特定電圧降下が基準トランジスタと交差するま
で基準トランジスタのゲ−ト電極電圧を調整し、基準ト
ランジスタのドレイン電極とソースの間に所定の抵抗を
確立させる。また、基準トランジスタのゲ−ト電極電圧
は整合特性ＦＥＴの第２のトランジスタのコンダクタン
スを直接制御するようにアレンジして必要な抵抗数値を
設定する。
【００１１】半導体集積回路は、逆極性形の一対の相補
整合特性ＦＥＴを備えることにより直線抵抗器を作成す
るのに適用されるのが好ましく、各整合特性のＦＥＴの
第２のトランジスタは並列に接続されて第２のトランジ
スタの作動中にリニアな伝達特性機能が達成される。各
プログラム可能な抵抗器は、異なる範囲の抵抗数値を形
成できるように配置された複数対の逆極性ＦＥＴを有す
る抵抗網で構成されるのが好ましく、第１のデ−タ経路
と結合したデ−タバスを超えて、抵抗器の選択範囲を作
動状態に切り換えるように適用された出力の記憶手段に
延びるセル構成デ−タにより特定範囲が選択される。
【００１２】調整可能な定電流源はアナログ信号により
調整される。集積回路は、少なくとも１個のコンデンサ
乗算回路を有するプログラム可能な容量素子を有するの
が好ましい。各逆極性ＦＥＴは、特定電圧降下が達成さ
れた時に基準トランジスタのゲ−ト電極にアナログ電位
を記憶し保持できる結合容量性アナログ記憶回路を有す
るのが好ましい。
【００１３】全てのアナログ素子の製造部品誤差は単一
外部抵抗器及び単一外部コンデンサにより補償される。
【００１４】
【実施例】本発明は、以下の実施例及び添付の図面によ
り容易に理解できる。実施例において、本発明は、ＭＯ
Ｓ形ＦＥＴ半導体を使用した演算増幅器、コンデンサ、
抵抗器、電圧依存抵抗器及び半導体集積体に組み込まれ
たスイッチからなるプログラム可能なリニアアレイを提
供する。アレイは、複合アナログ回路機能を実行できる
構成可能な相互接続を有する演算増幅器で構成される49
のコアセル（28のベ−シックコアセル及び21の強化コア
セル）からなる。プログラム可能な抵抗器及びコンデン
サが多数のアナログ回路機能を作成できるように備えら
れている。
【００１５】添付の図面の全てのＲＮ表示は、プログラ
ム可能な抵抗器の２個の接続点を示す。図１において、
セルＣＬは、７×７列の交互コラムとして配置され、相
互接続網によって接続される。相互接続網は、セルの縦
列と横列の間を垂直及び水平に走るバスラインで構成さ
れる。４個の大域バスラインＶＢがセルの横列間を垂直
に走りまた２個の大域バスラインＨＢがセルの縦列間を
水平に走る（図５参照）。セルはスイッチ素子ＩＳ１，
ＩＳ２，ＩＳ３及びＩＳ０によって、これらのバス電源
のいずれかと直接に接続できる。また、アレイの縁で
は、スイッチブロック（図５においてＥＳで表示）によ
って水平及び垂直バスが直接に接続できる。
【００１６】100 を超える５ナノファラッドコンデンサ
が容量乗算技術を使用して作成され、また200 を超える
抵抗器が10Ｋオ−ムと640 Ｋオ−ムの間の個々の数値の
範囲でプログラムできるよう配置される。乗算機能は、
電圧依存抵抗器及び演算増幅器を組み合わせて作成され
る。製造部品誤差は、作動を確実にすることにより、自
動的に補償される。全てのプログラム可能な内部抵抗器
及びコンデンサは単一の外部抵抗器及びコンデンサによ
り補償される。
【００１７】本装置は、最低周波アナログ集積回路の交
換を含む広範囲のアナログ応用機能に適しており、新規
な回路技術の使用を通して高水準の集積化を提供する。
高数値のコンデンサ及び抵抗器を必要とする従来のアナ
ログ集積回路は、受動部品の組み立てに必要なシリコン
域が非常に大きいため複雑さに制限がある。例えば単一
の１ナノファラッドコンデンサは通常ダイ域全体を占め
る。
【００１８】そのため、プログラム可能な抵抗器は通
常、スイッチコンデンサ技術を使用して作成される。し
かしながら、この方法は各抵抗器が、各々適宜な抵抗を
発生するのに別のクロック電源を必要とするので、プロ
グラム装置への適用には限界がある。更にまた、スイッ
チコンデンサ技術は、信号帯域幅が狭くなる。本装置の
代表的なアナログ機能の応用例は以下の通りである。
【００１９】 グラフィックイコライザ オ−ディオミュ−ジックシンセサイザ オ−ディオミキサ−デスク 特殊フィルタ スペクトル解析 信号発生器 ブレッドボ−ディング／プロトタイピング 電話用ハンドフリ−サ−キット 最低周波リニア集積回路交換 エデュケ−ション 図１は本装置のいわゆる平面図を示す。本装置はプログ
ラム可能なアナログコアセルＣＬのアレイＡからなり、
各アナログコアセルは、回路構成及び素子数値を維持す
るための再生に必要なダイナミックアナログ回路を含
む。構成デ−タはオン・チップ4800ビットのスタティッ
クランダムアクセスメモリＲＡＭに記憶され、この構成
デ−タは再生機能を与えるために連続的に読み取られ
る。
【００２０】ランダムアクセスメモリＲＡＭに記憶され
た構成デ−タは、必要に応じてアレイ内に新しい回路を
作成するために外部電源から再構成できる。ランダムア
クセスメモリＲＡＭは、必要ならば、電源低下後に回路
構成デ−タを電源で保持させることも可能である。小さ
いバックアップ電源は集積回路パッケ−ジ内に組み入れ
ることができる。
【００２１】回路構成デ−タは、制御回路ＣＣの制御下
でプログラムシフトレジスタＰＳＲＨ及びＰＳＲＶによ
りコアセルＣＬの内部相互接続の順序選択を構成するよ
うにアクセスされる。この構成デ−タは、第１デ−タ経
路ＤＤを通して、デシタル信号で、相互接続源及びプロ
グラム源に供給される。ランダムアクセスメモリＲＡＭ
内に、デジタルで記憶された素子数値は、Ｄ−Ａ変換器
ＤＡＣを介してアナログで第２デ−タ経路ＡＤを通して
プログラム源に供給される。各プログラム源は、個別の
アドレス可能なサンプル及びホールド回路（例えば、ア
ナログ記憶回路Ｎ／ＳＴＲ及びＰ／ＳＴＲとともにスイ
ッチＭ１及びＭ２）を有しており、構成デ−タは各サン
プル及びホールド回路に順次書き込まれる。
【００２２】本実施例では、プログラムシフトレジスタ
ＰＳＲＨ及びＰＳＲＶ，Ｄ−Ａ変換器ＤＡＣ，ランダム
アクセスメモリＲＡＭ及び制御回路ＣＣは、セル配列を
有する半導体集積回路に示されているが、必要ならば、
これらの素子は別の集積回路に組み入れることもでき
る。サンプル及びホールド回路（Ｎ／ＳＴＲ，Ｐ／ＳＴ
Ｒ）はプログラム可能な電圧依存抵抗器を制御し、各抵
抗器は製造誤差及び温度変化を見込んで個別に補償され
る。各プログラム可能な抵抗器は、一対のＣＭＯＳトラ
ンジスタとして作成される。各トランジスタは、制御電
圧フィ−ドバックル−プ部分を形成する第２整合トラン
ジスタと結合する。
【００２３】コンデンサは５Ｅ−12ファラッドの数値に
作成された後、これらのコンデンサの数値は、２個の増
幅器によって、個々に最終値５Ｅ−９ファラッドまで増
大される。各段（×33）はバッファ及び２個のプログラ
ム可能な抵抗器で構成される。アレイ内には28個のベ−
シックセルＢＣ１〜ＢＣ28及び21個の強化セルＥＣ１〜
ＥＣ21がある（図２参照）。各ベ−シックセルＢＣ（図
３）は、１個の汎用演算増幅器ＯＡ、４個のプログラム
可能な抵抗器Ｐ／ＲＥＳ及び２個のプログラム可能なコ
ンデンサＰ／ＣＡＰで構成される。各強化セルＥＣ（図
４）は高速演算増幅器ＯＡ、４個のプログラム可能な増
幅器Ｐ／ＲＥＳ、２個のプログラム可能なコンデンサＰ
／ＣＡＰ及びアナログスイッチとしての役割が可能な１
個の電圧依存抵抗器ＶＤＲで構成される。ベ−シックセ
ルＢＣ及び強化セルＥＣは共に反転入力ＩＩＰ及び非反
転入力ＮＩＩＰを有し、また各々のセルは基準電圧源Ｖ
ＲＥＦとともにバイアス電圧源ＢＳと接続する。出力Ｏ
Ｐは演算増幅器ＯＡにより各セルから取り出される。各
強化セルの演算増幅器ＯＡはまた比較器、リニア積分器
として使用でき或いは電圧依存抵抗器又はアナログスイ
ッチと結合して使用される場合に乗算器として使用でき
る。これは、圧伸、利得制御及び変調に特に有効であ
る。
【００２４】図10は、ＭＯＳＮ及びＭＯＳＰで示すＭＯ
Ｓ形ＦＥＴを組み合わせた通常よく知られる標準型の、
また非反転入力ＮＩＩＰ、反転入力ＩＩＰ及び出力ＯＰ
を有するコアセルの演算増幅器回路を示す。ＶＳＳ及び
ＶＤＤは電源を示し、ＢＳはバイアス電圧源を示す。強
化セルＥＣ内の電圧依存抵抗器ＶＤＲを使用すると、電
圧依存抵抗器接続点ＶＤＲＮ（図７参照）により外部電
源ＥＣＶを使用して強化セルＥＣ内の内部回路応答を制
御できる。例えば、20チャンネルグラフィックイコライ
ザを作成するアレイを使用すると、外部ポテンショメ−
タはアレイから及びアレイへの音声信号を送らずに制御
電圧だけを送る。相互接続 各セルは、内部抵抗器及びコンデンサをプログラムし、
パストランジスタＰＴを使用して信号経路を通して電源
を接続することによって必要な回路機能を達成するため
に構成できるが、アレイ内には、アレイ内の隣接するセ
ルではなく長い距離に亘るセルを相互接続するのに使用
される金属相互接続線で構成される大域相互接続方式が
ある。局部接続は、各セルの出力がアレイ内の隣接する
セルの各入力相互接続可能な局部接続方式で達成でき
る。図５、図６及び図７はベ−シックセルＢＣ及び強化
セルＥＣ各々の大域相互接続連結度及び局部相互接続配
置を示す。図８は相互接続スイッチ回路ＩＳの詳細を示
す。
【００２５】各相互接続源は、物理的には、スタティッ
クランダムアクセスメモリＳＲＡＭ形のスイッチ記憶手
段で制御される一対のＰ及びＮチャンネルパストランジ
スタを使用して各セルに接続される。図９は、パストラ
ンジスタＴＲ及びこれと結合するプログラム可能なスイ
ッチ回路を形成するスタティックランダムアクセスメモ
リＳＲＡＭを示す図である。前記第１デ−タ経路の部分
を形成してこのスイッチ回路を制御するデ−タバス又は
スイッチ制御経路は図５にＤ及びバーＤで示される。各
スイッチは、線ＳＥＬにより選択される。接続点ＩＮは
相互接続点を示す。
【００２６】本装置のセルは相互接続源及びスイッチブ
ロックのネットワ−ク内に埋め込まれる。各セルＢＣ
（図５参照）は２個の入力信号ＩＰ１及びＩＰ２，３個
のスイッチブロックＩＳ１、ＩＳ２及びＩＳ３と結合す
る。２つのスイッチブロックＩＳ１及びＩＳ２は他のセ
ル（隣接するセルＡＣ）と局部的に接続でき、スイッチ
ブロックＩＳ３は大域バス源ＨＢ及びＶＢと接続でき
る。各セルの出力ＯＰは、隣接するセルのスイッチブロ
ックと直接に接続し、更に、出力信号を大域バス源ＨＢ
及びＶＢに送ることができるスイッチブロックＩＳＯと
接続する。プログラム可能な抵抗器 プログラム可能な抵抗器は一対の相補形ＭＯＳトランジ
スタで構成されるプログラム可能な電圧依存抵抗素子か
らなる。
【００２７】図11及び図12は、各抵抗器素子をプログラ
ムするための通常の配置を示す。図12は、基準形態の多
種素子を示す図17及び図18の回路部分に対応する。図11
では、Ｎ／ＣＣ及びＰ／ＣＣは共に差動増幅器であり、
ＲＲ１，ＰＲ２，ＰＲ３，…は図12及び図13の各々プロ
グラム可能な抵抗回路網Ｒ／ＢＬＫを構成する。図12に
おいて、各プログラム可能な抵抗回路網Ｒ／ＢＬＫは２
個のアナログ記憶ノ−ドＮ／ＳＴＲ及びＰ／ＳＴＲと結
合する。各コアセルＢＣ及びＥＣは、プログラム可能な
電圧依存抵抗器用の適性制御駆動電圧を順次設定する２
個の差動増幅器を有する。アナログ記憶ノ−ドＮ／ＳＴ
Ｒ及びＰ／ＳＴＲは、差動増幅器Ｎ／ＣＣ及びＰ／ＣＣ
に他のプログラム源を設定させるプログラム可能な抵抗
器用の制御駆動電圧を記憶する。差動増幅器の回路の詳
細は図27及び図28に示される。
【００２８】図14及び図15には、基本の‘Ｐ’及び
‘Ｎ’形プログラム可能な抵抗素子が各々示される。各
抵抗素子は２：１範囲内の32の抵抗値、例えば32段階に
おいて10Ｋオ−ム〜20Ｋオ−ム例えば10Ｋ，10.31 Ｋ，
10.62 Ｋ等、を提供できる。各プログラム可能な抵抗器
は、10Ｋオ−ム〜640 Ｋオ−ムの数値範囲内の６対の
‘Ｐ’及び‘Ｎ’抵抗素子Ｎ／ＲＥ１，Ｐ／ＲＥ１〜Ｎ
／ＲＥ６，Ｐ／ＲＥ６として作成される（図13参照）。
各素子は、前の素子と並列に接続し、例えば10Ｋ対20
Ｋ、20Ｋ対40Ｋのように２倍の数値になる。
【００２９】図20には、アレイＡ内の特定のコアセルＣ
Ｌを選択するための基本的な要件が示される。第一に、
適宜な縦列が選択され、その結果としてシフトレジスタ
ＰＳＲＨからの選択信号ＳＳにより特定の定電流源ＣＣ
Ｓが選択され、特定の数値範囲内の特定所望抵抗に対す
る特定電流レベルが、ランダムアクセスメモリＲＡＭ
（図１）からプログラムされたＤ−Ａ変換器ＤＡＣによ
る第２デ−タ経路ＡＤによって選択された定電流源ＣＣ
Ｓ内にプログラムされる。これは、アレイ内の１個の同
調基準信号の役割をする。第二に、シフトレジスタＰＲ
ＳＶは、イネーブル信号ＥＮ及び選択信号ＳＥＬで構成
される適宜な横列選択信号を提供してアレイ内での他の
同調基準信号としての役割をさせる。特定のイネーブル
信号ＥＮ及び選択信号ＳＥＬは共に定電流源ＣＣＳから
の電流でプログラムされる抵抗器ＰＲ１〜ＰＲ４のうち
１つを選択するように配置される。これはプログラム処
理中に達成されるので、選択抵抗器の抵抗回路網内の６
対の抵抗素子からの一対の抵抗素子が、第１デ−タ経路
部分を形成するデ−タバスＤＢＢからのセル構成デ−タ
により選択され、またランダムアクセスメモリＲＡＭＢ
に記憶される（図14、図21及び図22参照）。選択されな
かった抵抗素子は回路から切り離される。
【００３０】図23のように配置された図21及び図22によ
れば、ベ−シックセルＢＣの一般的な配置が図13に示さ
れるような抵抗回路網Ｒ／ＢＬＫ形の４個のプログラム
可能な抵抗器ＰＲ１〜ＰＲ４（図３においてはＰ／ＲＥ
Ｓ）とともに示される。既に述べたように、各抵抗器は
６対の抵抗素子Ｎ／ＲＥ１，Ｐ／ＲＥ１〜Ｎ／ＲＥ６，
Ｐ／ＲＥ６を有しており、また結合されたアナログ記憶
装置Ｎ／ＳＴＲ及びＰ／ＳＴＲを有する。ランダムアク
セスメモリＲＡＭＢに記憶されたデ−タバスＤＢＢ上の
デ−タにより、どの対の抵抗器でも選択できまた、特定
範囲抵抗数値が選択できる。スイッチＳＷＡ及びＳＷＢ
（図14及び図15）は、適宜な一対の抵抗器をスイッチ−
インするように作動させられる。この開閉の効果は図17
及び図18に示され、駆動入力10，19（図16では）、設定
入力10，19（図17及び図18）はスイッチＳＷＡ及びＳＷ
Ｂの開閉により制御される。
【００３１】図21及び図22によれば、水平（ＣＣＳ，Ｒ
ＥＦ７）同調基準及び垂直（ＥＮ，ＳＥＬ）同調基準信
号が各々，セル全体に提供される差動増幅器Ｎ／ＣＣ及
びＰ／Ｃとともに示され、抵抗素子を選択された範囲内
の所望の数値に設定するための必要な駆動信号及びセン
ス信号（ＮＤ／Ｓ，ＰＤ／Ｓ）を提供する。シフトレジ
スタＰＳＲＨ及びＰＳＲＶが漸進するこの処理に続い
て、全セル内の多種の素子が引き続いてプログラムされ
設定される。例えば縦列１、縦列２、…のように選択さ
れ、各横列の連続選択が続くと、各素子が連続して選択
されたセル内でプログラムされ設定され、その数値は例
えば10Ｋ：20Ｋ，20Ｋ：40Ｋのように２倍になる。
【００３２】プログラム中に６対の内の一対の素子がラ
ンダムアクセスメモリＲＡＭＢに記憶されたデ−タによ
り選択される。選択されなかった抵抗素子はタ−ンオフ
される。プログラム可能な抵抗回路の別な実施例が図16
に示される。Ｎ／ＣＣ及びＰ／ＣＣは差動増幅器であ
り、Ｎ／ＲＥ及びＰ／ＲＥは共にネットワ−ク内のプロ
グラム可能な抵抗素子である。図16及び図17には、差動
増幅器Ｎ／ＣＣの出力がトランジスタＭ１及びＭ２によ
り形成されたスイッチを介して‘Ｎ’形トランジスタＭ
４のゲ−トを駆動（ＳＥＴ，10）するように配置される
のが示されている。トランジスタＭ４の接続源は1.5 ボ
ルトの基準電位（ＲＥＦ５）に保持され、トランジスタ
Ｍ４のドレインは、トランジスタＭ５に接続し、続いて
タ−ミナル（ＲＥＦ７）で定電流源に接続する。トラン
ジスタＭ４及びＭ５の接合部は、トランジスタＭ33を介
して差動増幅器Ｎ／ＣＣの非反転入力（図28の17，ＳＥ
ＮＳＥ）と接続し、差動増幅器への反転入力（図28の2
6，ＲＥＦ３）は2.5 ボルトの基準電位に接続する。
【００３３】プログラム可能な抵抗器はトランジスタＭ
３とともに作成される。トランジスタＭ３用のゲ−ト駆
動信号は差動増幅器Ｎ／ＣＣ周囲のネガティブフィ−ド
バック経路の部分であるＭ４のゲ−ト電位から取り出さ
れる。抵抗器を必要な数値にプログラムするために、定
電流源ＣＣＳ（図20）はネガティブフィ−ドバック経路
が安定するまで適宜な電流設定（10Ｋオ−ムでは0.1ｍ
Ａ、100 Ｋオ−ムでは0.01ｍＡ等）に調整される。差動
増幅器の安定状態はその両入力が等電位（2.5 Ｖ）であ
るときに達成される。この場合には、トランジスタＭ４
の電圧効果が１ボルトに等しい。
【００３４】トランジスタＭ４はそのとき定電流源と等
しいドレイン電流流を有する。トランジスタＭ４のゲ−
ト電位はトランジスタＭ４の必要なコンダクタンスのレ
ベルになる。トランジスタＭ４のゲ−ト電位はまたトラ
ンジスタＭ３に導かれ、トランジスタＭ３はまた必要な
抵抗値にプログラム又は設定される。図13、図17及び図
18によれば、‘Ｐ’形トランジスタＭ１２はトランジス
タＭ３及び‘Ｎ’形トランジスタと並列に接続されるの
が望ましい。接続回路を有するトランジスタＭ12は、ト
ランジスタＭ12がトランジスタ３に対して逆特性を有す
る以外は、トランジスタ３及びその接続回路と同様の機
能を有する。プログラム可能な抵抗器を作成するには、
両トランジスタはリニアな伝達機能を保証する必要があ
る。アナログ記憶モ−ド トランジスタＭ４に必要な駆動が確立すると、トランジ
スタＭ１及びＭ２とオフとなり、トランジスタＭ４のゲ
−ト電位は１Ｅ−３セカンド後に再生されるまで、コン
デンサＣ１及びＣ２の電位に維持される。スイッチング
トランジスタＭ１及びＭ２のゲ−ト上の駆動信号の静電
結合によるＣ１及びＣ２に蓄積された電位の低下を防ぐ
ためには、２個のトランジスタがトランジスタＭ４への
ゲ−ト駆動を開閉する必要がある。
【００３５】トランジスタＭ４のゲ−トに適用する電位
はまたトランジスタＭ６〜Ｍ９及びコンデンサＣ１及び
Ｃ２周囲に形成されたコンデンサ記憶回路にも適用され
る。図17及び図18において、Ｎ／ＳＴＲ及びＰ／ＳＴＲ
は記憶回路を示す。トランジスタＭ８及びＭ９は反転増
巾器を形成する。単純な増幅器が単に給電の半分近くで
作動できるだけであるのに対し、トランジスタＭ６及び
Ｍ７は、記憶回路をＶＤＤに近い電圧で作動させること
のできる電圧レベル変換機能を備えている。‘Ｐ’形の
プログラム可能な抵抗素子はＶＳＳ電圧近くで作動する
記憶回路を必要とする。
【００３６】図19は、同一キャパシタンスを有する記憶
回路と単純なコンデンサ回路の放電特性の比較を示し、
許容電圧が維持できる維持期間の改良が明白に示されて
いる。プログラム回路がアレイ上の他の抵抗器を設定し
ている間、記憶回路はこのアナログ電位を維持する必要
がある。実際の記憶回路はコンデンサ及び抵抗器の通常
の指数関数と反対の放電特性を発生させる。記憶回路は
またトランジスタＭ３又はＭ12のゲートとソース又はド
レイン域間の静電結合によるゲ−ト電圧の変調に耐え
る。
【００３７】トランジスタＭ３及びＭ４用のゲ−ト駆動
を記憶するために使用されるコンデンサは、次回の再生
時期まで著しい劣化をせずに充電を保持しなければなら
ない。コンデンサとぶつかる電位におけるどのような変
化もトランジスタＭ４の抵抗を変える結果になるが、ト
ランジスタＭ３においては更に重大であり、回路に重大
な影響を与える。作成された回路がフィルタ−の場合に
は特性は利得又は位相に関して変化する。回路が高利得
段階を有する場合は振動する結果となる。
【００３８】トランジスタＭ４の変化した抵抗効果は、
抵抗が再生レ−トでダイナミックに変化するので、一定
抵抗誤差と同じではない。これは、接続される回路結合
点に周波数１Ｋｈｚの振動をもたらす。プログラミング 図20は大域プログラム回路を示す。Ｄ−Ａ変換器ＤＡＣ
は、コアセル内の各素子に必要な抵抗又はキャパシタン
スに比例する電圧を発生させる。Ｄ−Ａ変換器ＤＡＣの
出力は定電流源ＣＣＳで電流に変換され、電流は選択さ
れたセルに適宜なプログラム電流を提供するために大域
負荷に印加される。Ｄ−Ａ変換器ＤＡＣは、構成デ−タ
及びデジタルの素子数値を含むオン−チップランダムア
クセスメモリＲＡＭ（図１に示す）により駆動される。
アレイ内の全てのプログラム可能な素子は、個々の適正
な素子数値を維持するために順次再生されることは言う
までもない。プログラム可能なコンデンサ 添付の図面特に図24にはプログラム可能なコンデンサ回
路が示されており、コンデンサは容量乗算技術を使用し
て作成されるのが望ましい。プログラム可能なコンデン
サは本質的に３つの素子、１個のコンデンサＣ１及び１
又は２個のコンデンサ乗算器Ｍ１及びＭ２で構成され
る。これらは、結合点ＣＮ１とＣＮ２の間で接続され
る。
【００３９】100 ×（５Ｅ−９）ファラッドコンデンサ
を組み込むのは不可能なので、小さいコンデンサＣ１
（５Ｅ−12ファラッド）が組み込まれ、必要な容量値に
等しい値をインピ−ダンス変換処理により発生させる。
５Ｅ−12ファラッドコンデンサＣ１が第１バッファ回路
Ｂ１の出力と接続される。数値が必要に応じて変わるプ
ログラム可能な抵抗器ＲＰ１及びＲＰ２が、第１バッフ
ァ回路の入力側と出力側の間で直列に接続され、第１及
び第２のプログラム可能な抵抗器の間の接合点から出力
が取りだされる。この素子の配列によって、２個のプロ
グラム可能な抵抗器ＲＰ２及びＲＰ１の設定数値の比率
は、コンデンサＣ１の容量値が乗算される数値を設定す
る。
【００４０】抵抗器ＲＰ２の設定値は抵抗器ＲＰ１の設
定値より高いので、抵抗器ＰＲ１及びＲＰ２の接合位置
における効果は乗算され、全体の有効キャパシタンス値
は（ＲＰ２／ＲＰ１）×Ｃ１に等しい。抵抗器ＲＰ１及
びＲＰ２の接合位置における有効キャパシタンスはプロ
グラム可能な抵抗器ＲＰ３及びＲＰ４、及びバッファＢ
２を含む次段の乗算器Ｍ２により更に乗算される。この
ようにして、抵抗器ＲＰ３及びＲＰ４の接合位置におけ
る最終有効キャパシタンスは、（ＲＰ２／ＲＰ１）×
（ＲＰ４／ＲＰ３）×Ｃ１に近くなる。より高い容量値
を得るのに必要な高数値のプログラム可能な抵抗器内に
存在する寄生キャパシタンスの影響を避けるために高容
量値が要求される場合にはこの第２段乗算が必要であ
る。
【００４１】プログラム可能な抵抗器ＲＰ２及びＲＰ４
は、抵抗器ＲＰ１が基準信号ＣＣＶ（図24及び図25に示
す）により駆動されてコンデンサＣ１の製造／処理のバ
ラツキを補償する間、最終キャパシタンスをプログラム
するのに用いられる。この型の回路の主な欠点は、高Ｑ
容量が得られないことであるが、この方法で得られたコ
ンデンサを使用した場合、コンデンサ乗算器は抵抗器Ｒ
Ｐ３の数値に近い直列抵抗を有するので、特に問題はな
い。
【００４２】図25では、外側部ＥＸＴ及び半導体集積回
路部ＳＩＣを含むコンデンサ補償回路が、プログラム可
能な抵抗器ＲＰ１を制御する容量乗算電圧基準制御信号
ＣＣＶを供給するよう配置されている。この方法では、
５Ｅ−12ファラッドコンデンサＣ１の酸化物厚における
バラツキが自動的に補償される。供給電圧がタ−ミナル
ＳＰに印加され、作動中に２個の異なるしかしながら実
質的に同一のコンデンサ／抵抗器回路の時定数を比較す
るタイミング回路に供給される。一方の時定数回路は、
既知の正確な数値を有する外部抵抗器ＥＲＲ１と直列の
５Ｅ−９ファラッドの正確な外部コンデンサＥＲＣ１を
使用し、他方の時定数回路は、外部抵抗器ＥＲＲ２と直
列の５Ｅ−12ファラッドの内部容量乗算で発生した５Ｅ
−９ファラッドを有する内部コンデンサＩＣ（図24に示
すタイプ）を使用する。
【００４３】２個のコンデンサＩＣ及びＥＲＣ１は、ク
ロック信号ＣＬＫをディレイ回路ＤＬ分だけ遅らせたク
ロック信号ＤＣＬＫの制御下でスイッチＳＷ１及びＳＷ
２を開閉することにより充電及び放電を繰り返す。スイ
ッチＳＷ１及びＳＷ２に接続されるコネクタＲＥＦ４は
ゼロボルトに接続するのが都合が良い。クロック信号Ｄ
ＣＬＫの遅延時に、比較器ＣＰは各コンデンサＩＣ及び
ＥＲＣ１と交差する電圧を繰り返し比較していずれのコ
ンデンサの充電が早いかを判定し、その結果として生じ
る比較器からの出力は‘Ｄ’形フリップ─フロップＤＦ
Ｆに取り込まれ記憶される。
【００４４】クロック信号ＣＬＫの実時間では、前回ク
ロック信号ＣＬＫの直後に対応する前回信号比較出力で
あるフリップ─フロップＤＦＦからの出力Ｑは、更に別
の外部コンデンサＥＲＣ２及び外部抵抗器ＥＲＲ３を有
する積分回路ＩＮＴに出力されて、この回路はＱからの
連続出力信号を積分する。積分回路ＩＣからの出力は、
第２バッファ回路ＢＵＦを介して、基準信号ＣＣＶとし
て供給される。基準信号ＣＣＶ（アナログ信号）は、乗
算器Ｍ１内の抵抗器ＲＰ１の数値の変化を直接制御して
ＲＰ２／ＲＰ１の比率及びコンデンサＩＣの有効値を変
化させる。
【００４５】アナログ信号ＣＣＶは、抵抗器ＲＰ１の数
値を変化させる回路に有効な等価デジタル信号に変換さ
れる必要があることは言うまでもない。この変換は、第
２バッファ回路ＢＵＦとプログラム可能な抵抗器ＲＰ１
を制御する回路ＰＲＣの入力との間に挿入された適宜な
Ａ−Ｄ変換器ＡＤＣにより達成される。このように作動
中においては、反復処理が行われるので、積分回路は抵
抗器ＲＰ１の数値及び内部コンデンサＩＣの有効数値を
順次変化させるアナログ信号ＣＣＶを連続して変化させ
る。この処理は、正しい数値のキャパシタンスが得られ
るまで続く。
【００４６】更に説明すると、内部コンデンサＩＣが外
部コンデンサＥＲＣ１より早く充電すると、基準電圧Ｃ
ＣＶは低減する。これは、乗算器Ｍ１内の抵抗器ＲＰ１
及びＲＰ２の比率を変化させることにより内部コンデン
サＩＣの数値を増加させる効果がある。他方、外部コン
デンサＥＲＣ１が内部コンデンサＩＣより早く充電する
と、基準電圧ＣＣＶは増加する。この場合には、乗算器
Ｍ１内の抵抗器ＲＰ１及びＲＰ２の比率を変化させるこ
とにより内部コンデンサＩＣの数値を低減する効果があ
る。
【００４７】図26には、第１バッファ回路Ｂ１及びＢ２
用の乗算器Ｍ１及びＭ２内に使用される高インピ−ダン
ス入力及び低インピ−ダンス出力ユニティゲインバッフ
ァ段の回路図の詳細が示され、入力はＩＰＮで、出力は
ＯＰＮで表示される。これらの結合点は、図24及び図25
で表示されたものと同様に示される。バッファ回路は３
個のＰ形ＭＯＳトランジスタＴＲ１、ＴＲ２、及びＴＲ
３、及び４個のＮ形ＭＯＳトランジスタＴＲ４、ＴＲ
５、ＴＲ６及びＴＲ７で構成される。ＶＳＳ及びＶＤＤ
は回路への供給電圧を表示するのに対して、ＲＥＦ１は
適宜な基準バイアス電圧を示す。
【００４８】図29は、周辺のプログラム可能なゲイン入
力／出力回路ＩＯＣ（図１）を示す。各セルは演算増幅
器ＯＡＩ、ランダムアクセスメモリＲＡＭ１、プログラ
ム可能な抵抗器Ｐ／ＲＥＳ及びパストランジスタとして
のトランジスタスイッチＴＲ１を使用する。ＥＣＮはボ
ンドパッド接続を表示するのに対し、ＩＰＡはアレイへ
の入力を、ＯＰＡはアレイからの出力を表示する。ＲＥ
ＦＶは基準電圧である。低域フィルタ回路例 図30には、二次低域フィルタが示される。図31にはアレ
イ上の同一回路作成が示される。図31において、使用さ
れない回路の素子及び部分は点線で示される。
【図面の簡単な説明】
【図１】本発明によるリニアアレイ形の半導体集積回路
の概略図である。
【図２】リニアアレイにおけるベ−シックセル及び強化
セルの配列を示す概略図である。
【図３】ベ−シックセルの回路図である。
【図４】強化セルの回路図である。
【図５】大域相互接続を詳細に示したアレイの部分図で
ある。
【図６】ベ−シックコアセル周囲の相互接続の詳細図を
示す。
【図７】強化コアセル周囲の相互接続の詳細図を示す。
【図８】相互接続スイッチの詳細図を示す。
【図９】コアセルのランダムアクセスメモリに制御され
るパストランジスタを有するプログラム可能なスイッチ
回路図である。
【図10】コアセルの演算増幅器回路図である。
【図11】プログラム可能な抵抗器網の概略図である。
【図12】プログラム可能な抵抗器回路の概略図である。
【図13】プログラム可能な抵抗器ブロックの概略図であ
る
【図14】Ｎチャネルのプログラム可能な抵抗素子開閉配
列図を示す。
【図15】Ｐチャネルのプログラム可能な抵抗素子開閉配
列図を示す。
【図16】プログラム可能な抵抗器の概略図である。
【図17】Ｎチャネルのプログラム可能な抵抗器回路の詳
細を示す。
【図18】Ｐチャネルのプログラム可能な抵抗器回路の詳
細を示す。
【図19】記憶ノ−ド放電特性を示す図である。
【図20】アナログプログラム回路の概略図である。
【図21】一般的なベ−シックセル及びそのプログラム配
列の概略をより詳細に示す図である。
【図22】一般的なベ−シックセル及びそのプログラム配
列の概略をより詳細に示す図である。
【図23】図21と図22に示すベーシックセルの配置を示す
図である。
【図24】コンデンサ乗算回路の概略図である。
【図25】コンデンサ補償回路の概略図である。
【図26】図24の回路に使用されるアナログバッファの詳
細な回路図である。
【図27】Ｐチャネル制御回路／差動増幅器の詳細な回路
図である。
【図28】Ｎチャネル制御回路／差動増幅器の詳細な回路
図である。
【図29】周辺のプログラム可能な利得入出力回路の概略
図である。
【図30】従来形式のポ−ル低域フィルタの概略図であ
る。
【図31】アレイ内に作成された図30の回路図である。
【符号の説明】
Ａ アレイ ＣＬ アナログセル ＲＡＭ スタティックランダムアクセスメモリ ＣＣ 制御回路 ＤＡＣ Ｄ−Ａ変換器 ＰＳＲＨ プログラムシフトレジスタ ＰＳＲＶ プログラムシフトレジスタ ＤＤ 第１データ経路 ＡＤ 第２データ経路 ＳＳ 選択信号 ＩＯＣ ゲイン入出力回路

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 各セルは相互接続網により他の配列のセ
    ルと相互接続できる複数の構成可能なアナログセル（Ｃ
    Ｌ）の配列で構成される半導体集積回路であって、各ア
    ナログセル（ＣＬ）は、内部的にセルを構成するセル構
    成デ−タ（ＡＤ，ＤＤ）と選択的又個別にアクセスし
    て、アクセスしたアナログセルが他のアナログセル配列
    と相互接続して複数の可能なアナログ応用機能から特定
    のアナログ応用機能を作成することを特徴とする半導体
    集積回路
  2. 【請求項２】 前記配列は更にスイッチ制御経路（Ｄ，
    Ｄ）と結合する第１デ−タ経路（ＤＤ）で構成され、相
    互接続網は結合スイッチ回路（ＩＳ１〜ＩＳ３，ＩＳ
    ０）を有し、記憶手段にデジタルで記憶されたセル構成
    デ−タは、スイッチ制御経路（Ｄ，Ｄ）を通して、個別
    にアクセスしたデジタルの選択セル（ＣＬ）に送られて
    結合スイッチ回路（ＩＳ１〜ＩＳ３，ＩＳ０）を作動さ
    せ、また選択アナログセル（ＣＬ）と他のアナログセル
    配列を相互接続させることを特徴とする請求項１に記載
    の半導体集積回路。
  3. 【請求項３】 各スイッチ回路（ＩＳ１〜ＩＳ３，ＩＳ
    ０）は構成デ−タを記憶するスイッチ記憶手段（ＳＲＡ
    Ｍ）及び相互接続装置であるトランジスタスイッチ（Ｔ
    Ｒ）を有することを特徴とする請求項２に記載の半導体
    集積回路
  4. 【請求項４】 相互接続網は大域相互接続方式（ＨＢ，
    ＶＢ）及び局部接続方式で構成され、大域相互接続方式
    （ＨＢ，ＶＢ）は、セルが配列内で一定の距離をあけて
    位置する他のセルと相互接続するのに用いられ、局部相
    互接続は各セルの出力（ＯＰ）を隣接するセルの入力
    （ＩＰ１，ＩＰ２）と相互接続するのに用いられること
    を特徴とする請求項２又は３に記載の半導体集積回路。
  5. 【請求項５】 アナログセル（ＣＬ）は増幅器（Ｏ
    Ａ）、プログラム可能なアナログ素子（Ｐ／ＲＥＳ，Ｐ
    ／ＣＡＰ）、スイッチ手段（ＰＴ）及び信号経路（ＩＩ
    Ｐ，ＮＩＩＰ，ＯＰ）で構成され、所定アナログ回路を
    作成するために、アナログ素子は必要な固有数値用にプ
    ログラムされ、またスイッチ手段（ＰＴ）はプログラム
    された素子と特定の所定構成内の信号経路を相互接続す
    るために使用されることを特徴とする請求項１〜４のい
    ずれか１つに記載の半導体集積回路。
  6. 【請求項６】 固有素子数値は記憶手段内にデジタルで
    蓄積されることを特徴とする請求項５に記載の半導体集
    積回路。
  7. 【請求項７】 配列は個々のアナログセルを選択するた
    めの選択信号経路（ＳＳ，ＤＤ）を有し、セル選択信号
    （ＳＥＬ，ＥＮ）は中央制御手段（ＣＣ）の制御下で信
    号発生手段（ＰＳＲＨ，ＰＳＲＶ）から出力されて、個
    々のアナログセル（ＣＬ）と結合する選択信号経路（Ｓ
    Ｓ，ＤＤ）に送られることを特徴とする請求項５又は６
    に記載の半導体集積回路。
  8. 【請求項８】 配列はアナログデ−タを各アナログセル
    （ＣＬ）に送る第２のデ−タ経路（ＡＤ）を有し、アナ
    ログデ−タはＤ−Ａ変換手段（ＤＡＣ）によってデジタ
    ルセル構成データから変換され、第２のデ−タ経路（Ａ
    Ｄ）を通して選択セルに送られることを特徴とする請求
    項５〜７のいずれか１つに記載の半導体集積回路。
  9. 【請求項９】 アナログデ−タは複数の異なるアナログ
    信号（ＡＤ）で構成され、各アナログ信号はアナログセ
    ル内でプログラムされる素子の特定数値を示すことを特
    徴とする請求項８に記載の半導体集積回路。
  10. 【請求項10】 複数の構成可能なアナログセル（ＣＬ）
    の配列はセルが縦列及び横列に配列されるアレイ（Ａ）
    形状であることを特徴とする請求項１〜９のいずれか１
    つに記 載の半導体集積回路。
  11. 【請求項11】 信号発生手段（ＰＳＲＨ，ＰＳＲＶ）は
    第１プログラムシフトレジスタ及び第２プログラムシフ
    トレジスタで構成され、第１プログラムシフトレジスタ
    はアレイ（Ａ）内に水平同調基準信号（ＳＳ）を有し、
    第２プログラムシフトレジスタはアレイ（Ａ）内に垂直
    同調基準信号（ＳＥＬ，ＥＮ）を有し、水平及び垂直同
    調基準信号はアレイ（Ａ）内でアナログセル（ＣＬ）の
    選択ができることを特徴とする請求項10に記載の半導体
    集積回路。
  12. 【請求項12】 大域相互接続方式はアナログセルの縦列
    間を通る水平大域バスライン（ＨＢ）及びアナログセル
    の横列間を通る垂直大域バスライン（ＶＢ）を有するこ
    とを特徴とする請求項11に記載の半導体集積回路。
  13. 【請求項13】 アレイの全ての縁において垂直及び水平
    大域バスライン（ＶＢ，ＨＢ）をアレイの縁で直接に相
    互接続できるスイッチブロック（ＥＳ）を設けたことを
    特徴とする請求項12に記載の半導体集積回路。
  14. 【請求項14】 プログラム可能な抵抗素子（Ｐ／ＲＥ
    Ｓ）を作成するのに適用される半導体集積回路であっ
    て、プログラム可能な抵抗素子はゲ−ト、ソース及びド
    レイン電極を有する一対の整合特性ＦＥＴ（Ｍ３，Ｍ
    ４、Ｍ12，Ｍ13）で構成され、一対のＦＥＴの第１のト
    ランジスタ（Ｍ４，Ｍ13）は基準トランジスタであり、
    第２のトランジスタ（Ｍ３，Ｍ12）は実際の抵抗数値を
    提供することを特徴とする請求項10〜13のいずれか１つ
    に記載の半導体集積回路。
  15. 【請求項15】 更に差動増幅器（Ｎ／ＣＣ，Ｐ／Ｃ
    Ｃ）、調整可能な定電流源（ＣＣＳ）及び第１及び第２
    の基準電位を有する半導体集積回路であって、定電流源
    （ＣＣＳ）は基準トランジスタ（Ｍ４，Ｍ13）用負荷で
    あり、基準トランジスタ（Ｍ４，Ｍ13）は差動増幅器
    （Ｎ／ＣＣ，Ｐ／ＣＣ）に接続されてネガティブフィ−
    ドバック経路を形成するので差動増幅器（Ｎ／ＣＣ，Ｐ
    ／ＣＣ）の作動をアレンジして第１及び第２の基準電位
    に対する特定電圧降下（ＩＶ）が基準トランジスタ（Ｍ
    ４，Ｍ13）と交差するまで基準トランジスタ（Ｍ４，Ｍ
    13）のゲ−ト電極電圧を調整し、基準トランジスタ（Ｍ
    ４，Ｍ13）のドレイン電極とソースの間に所定の抵抗を
    確立して基準トランジスタのゲ−ト電極電圧が整合特性
    ＦＥＴ（Ｍ３，Ｍ４、Ｍ12，Ｍ13） の第２のトランジ
    スタのコンダクタンスを直接制御するようにアレンジし
    て必要な抵抗数値を設定することを特徴とする請求項１
    ４に記載の半導体集積回路。
  16. 【請求項16】 逆極性の一対の相補整合特性ＦＥＴ（Ｍ
    ４，Ｍ３、Ｍ13，Ｍ12）を備えることにより直線抵抗器
    を作成するのに使用される半導体集積回路であって、各
    整合特性ＦＥＴの第２のトランジスタ（Ｍ３，Ｍ12）が
    並列に接続されて第２のトランジスタ（Ｍ３，Ｍ12）の
    作動中にリニアな伝達特性機能が達成されることを特徴
    とする請求項15に記載の半導体集積回路。
  17. 【請求項17】 各プログラム可能な抵抗器は、異なる範
    囲の抵抗数値を形成できるように配置された複数対（Ｎ
    ／ＲＥ１，Ｐ／ＲＥ１、・・・Ｎ／ＲＥ６，Ｐ／ＲＥ
    ６）の逆極性ＦＥＴを有する抵抗網（Ｒ／ＢＬＫ）で構
    成され、第１のデ−タ経路（ＤＤ）結合したデ−タバス
    （ＤＢＢ）を通して、抵抗器の選択範囲を作動状態に切
    り換えるように適用された出力の記憶手段（ＲＡＭＢ）
    に延びるセル構成デ−タにより特定範囲が選択されるこ
    とを特徴とする請求項16に記載の半導体集積回路。
  18. 【請求項18】 調整可能な定電流源はアナログ信号（Ａ
    Ｄ）により調整されることを特徴とする請求項15〜17の
    いずれか１つに記載の半導体集積回路。
  19. 【請求項19】 少なくとも１個のコンデンサ乗算回路
    （Ｍ１，Ｍ２）を有するプログラム可能な容量素子（Ｐ
    ／ＣＡＰ）を有することを特徴とする請求項１〜18のい
    ずれか１つに記載の半導体集積回路。
  20. 【請求項20】 各逆極性ＦＥＴは、特定電圧降下が達成
    された時に基準トランジスタのゲ−ト電極にアナログ電
    位を記憶し保持できる結合容量性アナログ記憶回路（Ｎ
    ／ＳＴＲ，Ｐ／ＳＴＲ）を有することを特徴とする請求
    項19に記載の半導体集積回路。
  21. 【請求項21】 全てのアナログ素子の製造部品誤差は単
    一外部抵抗器（ＥＲＰ１）及び単一外部コンデンサ（Ｅ
    ＲＣ１）により補償されることを特徴とする請求項１〜
    20のいずれか１つに記載の半導体集積回路。
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