JPH05175447A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】この発明は、微細化して構成できると共に書き
込みに際しての消費電流を軽減することができ、簡単に
工程で製造可能にした半導体記憶装置を提供することを
目的とする。 【構成】シリコン基板11の表面部にＰ^＋拡散層12を形成
すると共に、このシリコン基板11の表面上に層間絶縁層
13を形成する。この層間絶縁層13には、拡散層12に至る
コンタクトホール14、15を形成し、このコンタクトホー
ル14、15にそれぞれポリシリコン層16、17を埋込み、こ
のポリシリコン層16、17にそれぞれＰ型およびＮ型の不
純物を注入する。そして、このポリシリコン層16、17そ
れぞれに接続される配線層18、19を形成し、ポリシリコ
ン層17と拡散層12との界面のＰＮ接合部に選択的に逆電
圧が印加され、ブレークダウンさせられるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えばワンタイムプ
ログラマブルリードオンリーメモリ（ＰＲＯＭ）を構成
することができ、高信頼性の要求される各種半導体メモ
リ装置に対して応用できる半導体記憶装置に関する。

【０００２】

【従来の技術】従来から知られているＰＲＯＭは、大き
くヒューズ方式およびツェナーザップ（接合）方式の２
つの方式に分けられる。しかし、この様な方式において
はデータを書き込むに際して大きな電流を必要とするも
のであり、したがって書き込み駆動用のトランジスタが
必然的に大きなものが必要となり、また記憶素子専用の
製造工程を必要とする。そして、高集積化が困難となる
大きな問題を有する。このため、多くの場合ウエハの状
態でプローブカードを用いて記憶素子に対する書き込み
を行い、素子数も数十素子程度の規模で構成されるよう
になる。

【０００３】従来、ツェナーザップ用のタイオードを製
作するためには、ツェナーダイオード専用の不純物注入
工程を必要とする。また横方向に構成されるデバイスを
使用する場合には、ホトリソ工程によってその寸法が決
定されるものであり、デバイスの大きさが必然的に大き
くなり、書き込み時の消費電流が大きくなる。

【０００４】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、特に信頼性の優れた性質を
有するツェナーザップ方式のワンタイムＰＲＯＭを提供
するものであり、特に特別の製造工程を必要とすること
なくＭＯＳデバイス等と同時に製造することができると
共に、書き込み時の消費電流も充分に抑制できるように
した半導体記憶装置を提供しようとするものである。

【０００５】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、シリコン基板の表面に第１の導電型の拡散層
を形成し、この第１の拡散層の形成されたシリコン基板
の表面に、前記拡散層領域に対応して相互に間隔を設定
して前記拡散層表面に至る少なくとも２つのコンタクト
ホールを形成した絶縁層を形成する。そして、前記コン
タクトホールにそれぞれ第１の導電型の不純物およびこ
れと反対導電型の第２の導電型の不順物を注入したポリ
シリコン層を埋込み、このコンタクトホールに埋め込ま
れたポリシリコン層にそれぞれ接続されるようにして第
１および第２の配線層が形成されるようにしている。

【０００６】

【作用】この様に構成される半導体記憶装置は、通常の
半導体デバイスの製造工程に対応して製造できるもので
あり、前記拡散層と第２の導電型の不純物が注入された
ポリシリコン層との間にＰＮ接合が形成され、ダイオー
ドが形成されるようになる。この状態で前記２つのポリ
シリコン層にそれぞれ接続される第１および第２の配線
層から前記ダイオードに逆方向の電圧を印加すると、ダ
イオードがブレークダウンし、前記ＰＮ接合を形成して
いたポリシリコン層部が短絡され、データ書き込みが行
われる。この場合、前記コンタクトホールのサイズおよ
びポリシリコン層の膜厚よってデバイス寸法が決定され
るものであるため、微細化して構成することが容易とな
ると共に、書き込み時の消費電流を軽減させることがで
きるようになる。

【０００７】

【実施例】以下、図面を参照してこの発明の一実施例を
説明する。図１はＰＲＯＭの基本的な断面構造を示すも
ので、シリコン基板11の表面のダイオード形成領域に対
応した領域に、例えばボロン等のＰ型不純物を注入し、
これを拡散してＰ^＋型の拡散層12が形成される。

【０００８】この様に表面部に拡散層12が形成されたシ
リコン基板11の表面には、例えばＢＰＳＧ、ＰＳＧ、Ｐ
−Ｓi Ｏ、ＳＯＧ等によって構成された層間絶縁層13を
形成するもので、この層間絶縁層13に対して所定の間隔
が設定されるようにして、拡散層12の表面に至る第１お
よび第２のコンタクトホール14および15が形成されてい
る。

【０００９】この第１および第２のコンタクトホール14
および15それぞれに対してポリシリコンを埋込み、第１
および第２のポリシリコン層16および17を形成する。こ
の第１のポリシリコン層16にはＰ型の不純物（Ｂ等）を
注入してＰ^＋に設定し、第２のポリシリコン層17にはＮ
型の不純物（Ｐ、Ａs 等）を注入してＮ^＋型に設定す
る。そして、層間絶縁層13の表面には、Ｐ^＋およびＮ^＋
型それぞれの第１および第２のポリシリコン層16および
17にそれぞれ対応して、Ａl またはＡl Ｓi 、その他の
導電性材料を選定して構成した第１および第２の配線層
18および19を形成する。

【００１０】この様に構成される半導体装置にあって
は、Ｎ型不純物を注入した第２のポリシリコン層15とＰ
型不純物が注入された拡散層12との界面に、ＰＮ接合が
形成され、ＰＮ接合ダイオードを構成するようになる。
このＰＮ接合ダイオードの電極を構成するようになる配
線層18および19を電源に接続し、このダイオードに対し
て逆方向の電圧が印加設定されるようにすると、このダ
イオードはブレークダウンする。

【００１１】このブレークダウンに際して、第２のポリ
シリコン層15に接続された第２の配線層19の例えばＡl
が溶融され、ポリシリコン層15を貫通してシリコン基板
11に到達するようになる。したがって、第１および第２
の配線層18および19の相互が短絡されることになり、例
えばデータ“１”が書き込まれた記憶素子を構成するよ
うになる。

【００１２】すなわち、基板11上にこの様なダイオード
を配列配列形成し、これら多数のダイオードの中の特定
されるダイオードを選択して逆電圧を印加することによ
り、データの書き込まれたＲＯＭを構成するようにな
る。

【００１３】図２はこの様なダイオードを用いて構成し
たＭＯＳデバイスを使用したメモリの１ビット分の構成
を示すもので、Ｎウエルで構成されたシリコン基板11の
表面に、所定の間隔で並べて第１および第２のＰ^＋拡散
層121 、122 を形成すると共に、このシリコン基板11の
表面に層間絶縁層13を形成する。

【００１４】この層間絶縁層13には、第１および第２の
拡散層121 および122 にそれぞれ対応した位置にコンタ
クトホール14および15を形成し、このコンタクトホール
14および15にポリシリコンを埋込み、それぞれＰ型およ
びＮ型の不純物を注入した第１および第２のポリシリコ
ン層16および17が形成されるようにする。

【００１５】この様にＰ^＋およびＮ^＋型に設定された第
１および第２のポリシリコン層16および17にそれぞれ接
続されるようにして、例えばアルミニウム配線によるソ
ース電極20およびドレイン電極21が形成されるようにす
る。また、層間絶縁層13に埋め込まれ、シリコン基板11
との間に絶縁層が介在設定されるようにして、第１およ
び第２の拡散層121 および122 に跨がるようにゲート電
極22が形成される。

【００１６】すなわち、ドレイン電極21の接続される第
２のポリシリコン層17と第２の拡散層122 との接合界面
にＰＮ接合が形成されるもので、このＰＮ接合部がブレ
ークダウンされることによって、ゲート電極22にゲート
電圧が供給される状態でソース電極21とドレイン電極22
との間が導通されるようになる。

【００１７】ここで、この様なＭＯＳデバイスにおいて
導電型は逆に構成することもできるもので、例えば図３
で示すように構成することができる。この例では、シリ
コン基板11はＰウエルによって構成され、このシリコン
基板11の表面に所定の間隔を設定してそれぞれＮ^＋型お
よびＰ^＋型の第１および第２の拡散層123 、124 を形成
する。

【００１８】そして、この第１および第２の拡散層123
および124 にそれぞれ対応して層間絶縁層13に形成した
コンタクトホール14および15にポリシリコンを埋込み、
それぞれＮ^＋およびＰ^＋型の不純物を注入して第１およ
び第２のポリシリコン層161および171 を形成し、これ
らのポリシリコン層161 およひび171 にそれぞれ接続さ
れるようにしてソース電極20および21を形成し、さらに
ゲート電極22が形成されるようにする。

【００１９】図４はこの様なＭＯＳデバイスを構成する
図１に示したダイオードを構成するための製造過程を示
すもので、まず（Ａ）図のようにシリコン基板11の表面
部に所定の領域をマスクパターンによって指定してＰ型
不純物を注入し、熱拡散することによってＰ^＋型拡散層
12を形成する。その後、このシリコン基板11の全表面に
層間絶縁層13を形成し、この層間絶縁層13に拡散層12の
表面に至るコンタクトホール14および15をエッチング等
によって形成する。

【００２０】次に（Ｂ）図で示すように層間絶縁層13の
表面上に、コンタクトホール14およ15部分を含んでポリ
シリコン層25を堆積形成し、（Ｃ）図で示すようにコン
タクトホール14および15の内部を除く層間絶縁層13上の
ポリシリコン層25を除去し、コンタクトホール14および
15の内部に第１および第２のポリシリコン層16および17
が埋込み設定されるようにする。その後、この第１およ
び第２のポリシリコン層16および17に対して（Ｄ）図で
示すようにＰ型およびＮ型の不純物を注入し、拡散層12
と第２のポリシリコン層17との間にＰＮ接合が形成され
るようにしている。

【００２１】

【発明の効果】以上のようにこの発明に係る半導体記憶
装置によれば、コンタクトホールに対する埋込み技術に
よって埋め込まれたポリシリコンプラグを利用し、この
シリコンプラグとシリコン基板の拡散層との間にＰＮ接
合が形成されるようになる。ここで、ポリシリコン層に
対するＰ型およびＮ型の不純物の注入は、他の回路部分
のＮ^＋コンタクトおよびＰ^＋コンタクトをとるために、
それぞれ不純物を注入するときに同時に注入する。した
がって、Ｐ^＋型およびＮ^＋型ポリシリコン層を形成する
ための専用工程は不要である。また、コンタクトホール
のサイズおよびポリシリコンの膜厚によってデバイス寸
法が決定されるものであり、したがって微細化が可能と
されると共に書き込み電流の低減化も容易である。

【図面の簡単な説明】

【図１】この発明の一実施例に係る半導体記憶装置を説
明するためのＰＲＯＭの基本構成を示す断面図。

【図２】上記ＰＲＯＭ構造を用いて構成されるＭＯＳデ
バイスによるメモリ素子の構造を説明する断面図。

【図３】図２と反対導電型のＭＯＳデバイスメモリを示
す断面図。

【図４】（Ａ）〜（Ｄ）は図１で示したＰＲＯＭの製造
過程を順次説明する図。

【符号の説明】 11…シリコン基板、12、121 、122 〜124 …拡散層、13
…層間絶縁層、14、15…コンタクトホール、16、17…ポ
リシリコン層、18、19…配線層。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 シリコン基板の表面に第１の導電型不純
   物を拡散して形成した第１の導電型の拡散層と、 前記シリコン基板の表面に形成され、前記拡散層領域に
   対応して相互に間隔を設定して前記拡散層表面に至る少
   なくとも２つのコンタクトホールを形成した絶縁層と、 この絶縁層の前記コンタクトホールのそれぞれに埋込み
   形成され、それぞれ前記第１の導電型の不純物およびこ
   れと反対導電型の第２の導電型の不順物を注入した第１
   および第２のポリシリコン層と、 これら第１および第２のポリシリコン層にそれぞれ接続
   されるように形成した第１および第２の配線層とを具備
   し、 前記第２の導電型の不純物が注入された第２のポリシリ
   コン層と前記拡散層との間にＰＮ接合が形成されるよう
   にしたことを特徴とする半導体記憶装置。